利用连续时间Sigma-Delta技术简化AC/DC数据采集克服ADC挑战

模数转换器（ADC）采样现象诱发混叠和电容反冲问题，解决这些问题设计师使用滤波器和驱动放大器，但它们引入自身挑战集。这使在中等带宽应用领域实现精密直流和交流性能成为挑战，设计师最终不得不在系统目标间权衡。

本文描述连续时间Sigma-Delta（∑-Δ）ADC如何通过简化信号链固有且显著解决采样问题。它们消除抗混叠滤波器和缓冲器需求，解决额外组件相关信号链偏移误差和漂移问题。这些优势缩小方案尺寸、简化设计、改善相位匹配和整体延迟。本文还与离散时间转换器对比，突显系统优势及连续时间Sigma-Delta ADC约束。

采样基础

数据数字化涉及采样和量化两基本过程，如图1所示。采样第一步将连续时变模拟信号x(t)用采样频率fS转为离散时间信号x(n)。结果以1/TS周期均匀分离（fS = 1/TS）。

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图1. 数据采样。（来源：Analog Devices）

第二步量化将离散时间样本值近似为有限可能值之一并用数字代码表示，如图1。量化到有限值集导致数字化误差称量化噪声。

采样过程也导致混叠，即看到输入信号及其谐波在采样保持时钟频率周围折返。奈奎斯特准则要求采样频率至少为信号最高频率两倍。若采样频率小于两倍最大模拟信号频率，将发生混叠现象。

为理解混叠时域频域含义，先考虑单音正弦波采样时域表示如图2。此例中采样频率fS非至少2fa，仅略高于模拟输入频率fa，未满足奈奎斯特准则。注意实际样本模式产生较低频率等于fS - fa的混叠正弦波。

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图2. 混叠：时域表示。（来源：Analog Devices）

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图3. 混叠：频域表示。（来源：Analog Devices）

对应频域表示如图3。奈奎斯特带宽定义为直流至fS/2频谱。频谱分为无限奈奎斯特区，每区宽度0.5fS。实践中理想采样器替代为ADC后接FFT处理器。FFT处理器仅提供直流至fS/2输出；即第一奈奎斯特区出现的信号或混叠。

考虑单频率fa正弦波以频率fS经理想冲激采样器采样（见图1）。又假设fS > 2fa。采样器频域输出显示原始信号在fS每倍频周围的混叠或像，即频率等于|±KfS ± fa|，K=1,2,3,4...。

现在考虑图3中第一奈奎斯特区外信号情况。信号频率仅略低于采样频率，对应图2时域条件。注意即使信号在第一奈奎斯特区外，其像（混叠）fS - fa落入其中。回到图3，清晰可见若不需要信号出现fa任何像频率，也将在fa发生，从而在第一奈奎斯特区产生虚假频率分量。

对抗精密性能挑战

高性能应用系统设计师需对抗量化噪声、混叠、采样过程产生的开关电容输入采样问题。业界两类精密ADC——逐次逼近寄存器（SAR）和Sigma-Delta ADC——均基于开关电容采样技术设计。

量化噪声

理想奈奎斯特ADC中，ADC LSB大小决定模数转换时加到输入的量化噪声。此量化噪声分布于fS/2带宽。对抗量化噪声首技术是过采样，以远高于奈奎斯特频率速率采样输入信号增加信噪比（SNR）和分辨率（ENOB）。过采样中采样频率选为奈奎斯特频率（2×fIN）N倍，结果相同量化噪声现需分布N倍奈奎斯特频率。这也放宽抗混叠滤波器要求。过采样率（OSR）定义为fS/2fIN，fIN为关注信号带宽。一般指导：ADC过采样四倍提供一额外位分辨率或6dB动态范围增加。增加过采样率导致整体噪声降低，过采样带来动态范围改善ΔDR = 10log10 OSR dB。

过采样固有用于并实现集成数字滤波器和抽取功能。Sigma-Delta ADC基本过采样调制器整形量化噪声使大部分发生在关注带宽外，导致低频整体动态范围增加，如图4。数字低通滤波器（LPF）移除关注带宽外量化噪声，抽取器将输出数据率降回奈奎斯特率。

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图4. 过采样示例。（来源：Analog Devices）

噪声整形是减少量化噪声另一技术。Sigma-Delta ADC中，环路滤波器后环路内使用低分辨率量化器（1-5位）。DAC用作反馈从输入减去量化信号，如图5。

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图5. 噪声整形。（来源：Analog Devices）

积分器持续累加量化误差导致量化噪声整形至高频，可用数字滤波器滤除。图6展示典型Sigma-Delta ADC输出x[n]功率谱密度（PSD）。噪声整形斜率取决于环路滤波器H(z)阶数（见图11）为（20×n）dB/decade，n为环路滤波器阶数。Sigma-Delta ADC通过噪声整形和过采样结合实现带内高分辨率。带内带宽等于fODR/2（ODR代表输出数据率）。增加环路滤波器阶数或过采样率可获更高分辨率。

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图6. 过采样和噪声整形图。（来源：Analog Devices）

混叠

对抗高性能应用混叠，使用高阶抗混叠滤波器避免任何折返量。抗混叠滤波器是低通滤波器带限输入信号确保无关注带宽外频率分量可折返。滤波器性能取决于带外信号离fS/2有多近、所需衰减量。

SAR ADC中输入信号带宽与采样频率间隙不大，故需高阶滤波器，要求复杂高阶滤波器设计、更多功耗和失真。例如200 kSPS采样速率SAR输入带宽100 kHz，抗混叠滤波器需拒绝>100 kHz输入信号确保无混叠。这需要极高阶滤波器。图7展示陡峭曲线要求。

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图7. 混叠要求。（来源：Analog Devices）

若选400 kSPS采样速率放宽滤波器阶数，需拒绝>300 kHz输入频率。增加采样速率增加功耗，双倍速度功耗也加倍。以功耗为代价进一步过采样将进一步放宽抗混叠滤波器要求，因采样频率远高于输入带宽。

Sigma-Delta ADC中输入以高得多OSR过采样，故抗混叠滤波器要求放宽，因采样频率远高于输入带宽，如图8。

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图8. Sigma-Delta抗混叠滤波器要求。（来源：Analog Devices）

图9给出SAR和离散时间Sigma-Delta（DTSD）架构抗混叠滤波器复杂度概念。若取-3dB输入带宽100 kHz在采样频率fS实现102dB衰减，DTSD ADC需二阶抗混叠滤波器，而SAR ADC需五阶滤波器获同等衰减。

连续时间Sigma-Delta（CTSD）ADC衰减固有，故无需任何抗混叠滤波器。

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图9. 各架构抗混叠滤波器要求。（来源：Analog Devices）

这些滤波器是系统设计师痛点，须为关注带宽衰减优化并提供最大拒绝。也增加许多其他错误如偏移、增益、相位误差、噪声，降低系统性能。

高性能ADC为差分本质，故需双倍无源元件。为多通道应用获得更好相位匹配，信号链所有元件须良好匹配。结果需更严公差元件。

开关电容输入

开关电容输入采样依赖采样输入到电容稳定时间，采样开关开/关时产生充/放电瞬态电流需求。此称输入端反冲，要求输入驱动放大器支持这些瞬态电流。又输入须在采样时间结束时稳定，输入采样精度决定ADC性能，暗示驱动放大器需在反冲事件后快速稳定。这导致需高带宽驱动器支持快速稳定和吸收开关电容操作反冲。开关电容输入中，采样开启时驱动器立即须为保持电容供电荷。此电流骤增仅当驱动器有足够带宽能力才能及时提供。因开关寄生参数，采样时驱动器有反冲。若反冲下次采样前未稳定，将导致采样误差，破坏ADC输入。

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图10. 采样反冲。（来源：Analog Devices）

图10显示DTSD ADC反冲。例采样频率24 MHz，数据信号需41ns内稳定。因参考也是开关电容输入，参考输入引脚也需高带宽缓冲器。这些输入信号和参考缓冲器增加噪声降低信号链整体性能。此外，输入信号驱动器失真分量（S&H频率周围）进一步增加抗混叠要求。且开关电容输入下，采样速度变化导致输入电流变化。这可能导致为减少驱动器或前级驱动ADC产生的增益误差而重新调整系统。

连续时间Sigma-Delta ADC

CTSD ADC是替代Sigma-Delta ADC架构，利用过采样和噪声整形等原理，但采用替代采样操作实现方式，带来显著系统优势。

图11展示DTSD架构和CTSD架构对比。DTSD架构中输入在环路前采样。环路滤波器H(z)离散时间用开关电容积分器实现。反馈DAC也基于开关电容。因输入有采样，将导致来自f_S混叠问题，故输入采样前需额外抗混叠滤波器。

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图11. 离散时间和连续时间模块化框图。（来源：Analog Devices）

CTSD输入端无采样器。而是在环路内量化器处采样。环路滤波器现为连续时间用连续时间积分器，反馈DAC亦然。类似量化整形，采样导致混叠也被整形。结果近乎非采样ADC，自成一类。

CTSD采样频率固定，不同于DTSD调制器采样频率易缩放。又CTSD ADC对抖动容忍度低于开关电容等效。现成晶振或CMOS振荡器向ADC提供低抖动时钟，避免跨隔离传输低抖动时钟并降低EMC。

CTSD两主要优势：固有混叠抑制和信号/参考电阻性输入。

固有抗混叠

将量化器移入环路内导致固有混叠抑制。如图12，输入信号经环路滤波器后采样，量化器引入折返（混叠）误差也见此滤波器。信号和混叠误差将见相同噪声传递函数如Sigma-Delta环路，两者将有类似量化噪声整形如Sigma-Delta架构。因此CTSD环路频率响应自然拒绝采样频率整数倍周围输入信号，充当抗混叠滤波器。

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图12. CTSD调制器频率响应。（来源：Analog Devices）

电阻性输入

信号和参考输入电阻性使驱动比采样保持配置更易。恒定电阻输入无反冲，驱动器可完全移除。输入无失真，如图13。且因输入电阻恒定，为增益误差重新调整系统也被消除。

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图13. CTSD输入稳定。（来源：Analog Devices）

模拟输入可为双极性即使ADC单极性供电。这可消除双极性前端至ADC电平转移需求。ADC直流性能可能因输入电阻现有依赖输入共模电流及输入电流而不同。

参考负载也为电阻性，减少开关反冲，故不需单独参考缓冲器。低通滤波器电阻可片上制作以跟踪片上电阻负载（因可同材质），减少增益误差温漂。

CTSD架构非新，但工业仪表市场巨大趋势要求更高带宽直流交流精密性能。且客户偏好单一平台设计满足多数方案减少上市时间。

CTSD架构因相较其他ADC诸多优势，在高性能音频到蜂窝手机射频前端广泛应用选择。优势包括更易集成和低功耗，但或许更重要的是，使用CTSD解决若干重大系统级问题。因若干技术短板，CTSD用途先前限于相对音频频率/带宽和较低动态范围。因此高性能奈奎斯特速率转换器如SAR ADC和过采样DTSD转换器一直是精密高性能/中等带宽应用主流方案。

然而近期技术突破克服许多限制。例如Analog Devices AD7134基于CTSD支持高精度直流至400 kHz带宽ADC，实现实质性更高性能规格，提供直流精度，进而为高性能仪表应用若干重要系统级问题提供方案。AD7134还集成异步采样率转换器（ASRC）提供源自CTSD固定采样速度的可变数据速率。输出数据率可独立于调制器采样频率，使CTSD ADC成功用于不同颗粒度吞吐量。在颗粒度级别改变输出数据率灵活性也使用户能用相干采样。

固有混叠抑制移除抗混叠滤波器需求，导致元件更少、方案尺寸更小。更重要的是，抗混叠滤波器带来的性能问题如衰减、偏移/增益/相位误差、系统噪声不复存在。抗混叠滤波器也因所需拒绝显著增加信号链整体延迟。移除滤波器完全消除此延迟，使嘈杂数字控制环应用精密转换成为可能。

无系统级抗混叠滤波器，多通道系统相位匹配可大幅改善。对要求低通道间失配如振动监测、功率测量、数据采集模块、声呐特别有用。因固有滤波作用，CTSD ADC对系统级任何干扰、IC内部干扰也免疫。DTSD ADC和SAR ADC须注意ADC采样时干扰较小。也因固有滤波作用对电源线干扰免疫。恒定电阻模拟输入和参考输入，驱动器需求可完全移除。再次解决偏移、增益、相位误差、噪声等性能顾虑不复存在。

实现精密性能挣扎极小，因设计元素显著减少。结果更快设计时间、更快客户上市时间、更易BOM管理、可靠性。移除抗混叠滤波器、驱动器、参考缓冲器将显著减少系统板级面积。可用仪表放大器直接驱动ADC。例如AD7134作为仅差分输入ADC，差分仪表放大器如LTC6373可作驱动。图14对比离散时间基础信号链和连续时间基础信号链。实验显示较等效离散时间信号链节省70%面积，使其成高密度多通道应用优选。

总之，此法提供显著系统尺寸减少、简化信号链设计、增强系统鲁棒性、减少整体上市时间、易于设计导入，不以任何精密仪表应用要求性能参数为代价。

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图14. 离散时间基础（左）和连续时间基础（右）信号链对比。（来源：Analog Devices）

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图15. 离散时间和连续时间信号链尺寸对比。（来源：Analog Devices）

参考文献

Kester, Walt. "MT-002: What the Nyquist Criterion Means to Your Sampled Data System Design." Analog Devices, Inc., 2009.

Pavan, Shanti. "Alias Rejection of Continuous-Time Δ∑ Modulators with Switched Capacitor Feedback DACs." IEEE Transactions on Circuits and Systems I: Regular Papers, Vol. 58, No. 2, February 2011.

Schreier, Richard和Gabor C. Temes. Understanding Delta-Sigma Data Converters. John Wiley and Sons, 2005.

致谢

作者感谢Abhilasha Kawle、Avinash Gutta、Roberto Maurino对本文支持。