Astera Labs 推出 CXL 2.0 与 PCIe 5.0 解决方案，降低延迟赋能异构计算

无晶圆厂半导体初创公司 Astera Labs 宣布推出专用 CXL 2.0 与 PCIe 5.0 互连解决方案，旨在释放异构计算架构潜能，解决数据中心中延迟敏感型负载的性能瓶颈，面向数据中心应用的系统级性能瓶颈。

随着数据爆发与 AI、机器学习等专用负载兴起，专用加速器须与通用 CPU 在同一板卡或机架上并行运行，并共享统一内存空间。CXL 2.0 互连是构建缓存一致拓扑的关键。

产品组合首款为 Aries Compute Express Link (CXL 2.0) 智能重定时器系列（PT5161LX、PT5081LX），提供低延迟 CXL.io 连接。这些器件正向战略客户送样。CEO Jitendra Mohan 表示："进军 CXL 生态，Astera Labs 迈出另一巨大步伐，提供专用解决方案，释放复杂异构计算与可组合解耦系统拓扑。"

CXL 联盟于 2020 年 11 月发布 CXL 2.0 规范，在保持与 CXL 1.1 和 1.0 完全向后兼容的同时，扩展开放行业标准互连，增加缓存一致性与内存语义。新功能含：用于扇出更多设备的交换、提高利用率与按需扩容的内存池化、持久内存支持。

CXL 联盟主席 Barry McAuliffe 指出："作为 CXL 联盟早期成员，Astera Labs 贡献互连专长推动 CXL 标准演进。很高兴看到其首款 CXL 硅实现面世，助力快速增长的 CXL 生态。"

与 Intel 合作的新 PCIe 5.0 解决方案

Astera Labs 宣布其 Aries 智能重定时器组合新增低延迟模式，用于与 Intel 至强可扩展处理器的 PCIe 连接。该模式由 Intel 合作开发，将 PCIe 链路延迟降至 10 ns 以下，提升数据中心负载性能。Astera Labs 声称是首家演示与 Intel Sapphire Rapids 至强可扩展平台稳健 PCIe 5.0 互操作的厂商。

Astera Labs 推出 CXL 2.0 与 PCIe 5.0 解决方案，降低延迟赋能异构计算

同时推出即插即用智能重定时器加载卡 Equinox。该卡及其专用固件由 Intel 合作开发，简化基于最新 Intel 至强可扩展处理器的 PCIe 5.0 系统构建，标志着 Astera Labs 向用户友好型即插即用板卡转型，加速复杂系统拓扑部署。

Intel 公司副总裁兼数据中心工程与架构总经理 Zane Ball 表示："PCIe Gen5 与 CXL 是当今及未来异构计算负载与数据中心架构的基石技术。Intel 与 Astera Labs 等生态领袖合作，大幅降低即将推出的 Intel 至强可扩展平台（含 Sapphire Rapids）上的 PCIe 与 CXL 互连延迟。"

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