DARPA 授予四团队合同开发全同态加密 ASIC 加速器

美国国防高级研究计划局（DARPA）在其"虚拟环境数据保护"（DPRIVE）项目下，授予四个团队合同开发全同态加密（FHE）ASIC 加速器。四份合同分别授予 Duality Technologies、Intel、SRI International 和 Galois，金额从 1150 万到 1500 万美元不等，Intel 金额未披露。

全同态加密是加密技术的"圣杯"

为期 3.5 年的 DPRIVE 计划旨在使 FHE 加密数据上的计算耗时接近当前明文操作的一个数量级。全同态加密允许算法直接在加密数据上运行，产出的解密结果与在明文上运行完全一致。

传统加密方案需共享密钥以便解密处理，造成漏洞。相比之下，FHE 无需共享密钥；数据全程保持加密状态。

商用同态加密通常仅支持加密数字加法。全同态加密则允许对加密数据执行任意数学运算。自 2009 年问世以来，因计算强度极大，该技术长期处于不切实际状态。

DARPA 项目经理 Tom Rondeau 表示："在标准笔记本上需 1 毫秒的计算，在运行 FHE 的常规服务器上可能需数周。"

Cornami CEO Wally Rhines 解释："全同态加密需要成千上万次连续 FFT，以及 500 阶双精度浮点系数多项式。这要求远超当今 CPU 和 GPU 的性能。"

Wally Rhines（图片：Cornami）

虽非 DPRIVE 一部分，Cornami 已从 AI 加速转向 FHE，宣称该领域目前无竞争对手。公司目标与 DARPA 一致：将 FHE 推向实用性能水平。

可用的 FHE 将变革 AI 开发。大多数 AI 训练在云端进行，但隐私顾虑阻碍金融、医疗等敏感领域使用敏感数据。借助 FHE ASIC 加速器，企业可上传加密数据、在云端训练模型、仅下载解密结果——在保障数据隐私的同时实现跨机构协作学习。

技术挑战

各 DPRIVE 团队须构建软硬件栈，使 FHE 性能逼近明文负载。DARPA 要求设计具备灵活性、可扩展性和可编程性。

核心策略之一是探索大算术字长（LAWS）。当前 CPU 使用 64 位字，但 FHE 受益于大得多的字长，因信噪比随字长提升而改善，允许在噪声阈值前执行更多操作。团队预期研究高达数千位的字长。

验证 LAWS 电路极具挑战。字长增长导致状态空间巨大；先前验证尝试在 256 位即超时。加密电路要求严格正确性证明，需全电路验证。

后续研究将瞄准新型内存管理、灵活数据结构、高效编程模型。

合同获得者

Duality Technologies

Duality Technologies 获 1450 万美元开发 DPRIVE ASIC。该初创公司专注于金融、医疗等受监管领域的 FHE 解决方案，提供 SecurePlus 中间件实现加密数据分析。团队汇聚南加州大学、纽约大学、卡内基梅隆大学、SpiralGen、德雷塞尔大学、TwoSix Labs 专家。加速器将与开源 Palisade FHE 库集成。

Kurt Rohloff（图片：Duality Technologies）

"硬件 FHE 加速关键在于维度与位宽"，Duality CEO Kurt Rohloff 称。"我们处理数万维向量化运算，探索数百位至数千位字长。"

Intel

Intel DPRIVE 团队跨越 Intel Labs、设计工程、数据平台。Intel 与 Microsoft 合作将 ASIC 部署于 Azure 与 Jedi 云，并将与国际标准机构合作制定 FHE 标准。Intel 声称其 ASIC 可将 FHE 处理时间降低达五个数量级，细节待披露。公司计划用 FHE 加密数据大规模评估 AI 训练与推理负载上的加速器表现。

SRI International

非营利研究机构 SRI International 获 1150 万美元攻克 FHE 加速器挑战。"为 FHE 加密数据创建新型硬件加速器，需协处理器架构、硬件设计、验证、软件、数学、FHE 算法等多领域专长"，SRI 首席计算机科学家 Karim Eldefrawy 表示。他补充团队专长使其有望在数年内交付商业可行方案。

Galois

与 DARPA、NASA 合作的计算机科学研发公司 Galois 获 1530 万美元合同构建 FHE 加速器。公司专注异步电路设计，让各计算以自有速度运行；以及新型数据流微架构，将数据"准时"路由至独立处理单元。Galois 预估相较现有软件 FHE 系统总性能提升 10,000 倍，拆解为硬件加速、异步逻辑、大字长运算、优化数据流、内存访问模式五方面。

时间线

DPRIVE 为 42 个月、三阶段项目。各阶段交付性能指标决定是否进入下阶段。第一阶段（15 个月）聚焦核心逻辑与字长优化。第二阶段（15 个月）完成加速器设计与内存架构。第三阶段（12 个月）交付功能完整、软件可编程 ASIC。项目预计 2024 年 9 月左右结束。

—— 本文原发于 EE Times。

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