如何在 VHDL 中使用过程

程序是 VHDL 中的一种子程序，可以帮助我们避免重复代码。有时需要在整个设计中的多个位置执行相同的操作。虽然创建一个模块对于小操作来说可能是多余的，但过程通常是你想要的。

可以在任何声明区域内声明过程。该过程的范围将仅限于它被声明的地方、架构、包或流程。每当您调用该过程时，它的行为就像该过程的代码插入到调用它的位置一样。

过程不像函数那样返回值，但您可以通过声明 out 来返回值或 inout 参数列表中的信号。

这篇博文是基本 VHDL 教程系列的一部分。

一个过程的参数列表定义了它的输入和输出，有点像一个迷你模块。它可以是信号或常数，但与模块不同的是，它也可以是变量。您可以在“is”和“begin”关键字之间声明对象，这些关键字仅在过程内部有效。这些可能包括常量、变量、类型、子类型和别名，但不包括信号。

与函数不同，过程可能包含等待语句。因此，它们通常用于简单的 BFM 等测试平台中，用于模拟接口或检查被测设备 (DUT) 的输出。

运动

在之前的教程中，我们使用嵌套的 If-Then-Else 语句创建了一个计时器模块。另一个 If-Then-Else 中的每个级别的 If-Then-Else 都会增加设计的复杂性，并且可读性会降低。在每个逻辑级别上，我们基本上对不同的信号集执行相同的操作。难道没有更好的办法吗？

在本视频教程中，我们将学习如何在 VHDL 中创建程序：

testbench 过程的最终代码：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity T19_ProcedureTb is
end entity;

architecture sim of T19_ProcedureTb is

    -- We're slowing down the clock to speed up simulation time
    constant ClockFrequencyHz : integer := 10; -- 10 Hz
    constant ClockPeriod : time := 1000 ms / ClockFrequencyHz;

    signal Clk     : std_logic := '1';
    signal nRst    : std_logic := '0';
    signal Seconds : integer;
    signal Minutes : integer;
    signal Hours   : integer;

begin

    -- The Device Under Test (DUT)
    i_Timer : entity work.T19_Timer(rtl)
    generic map(ClockFrequencyHz => ClockFrequencyHz)
    port map (
        Clk     => Clk,
        nRst    => nRst,
        Seconds => Seconds,
        Minutes => Minutes,
        Hours   => Hours);

    -- Process for generating clock
    Clk <= not Clk after ClockPeriod / 2;

    -- Testbench sequence
    process is
    begin
        wait until rising_edge(Clk);
        wait until rising_edge(Clk);

        -- Take the DUT out of reset
        nRst <= '1';

        wait;
    end process;

end architecture;

计时器模块的最终代码使用过程：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity T19_Timer is
generic(ClockFrequencyHz : integer);
port(
    Clk     : in std_logic;
    nRst    : in std_logic; -- Negative reset
    Seconds : inout integer;
    Minutes : inout integer;
    Hours   : inout integer);
end entity;

architecture rtl of T19_Timer is

    -- Signal for counting clock periods
    signal Ticks : integer;

    procedure IncrementWrap(signal   Counter   : inout integer;
                            constant WrapValue : in    integer;
                            constant Enable    : in    boolean;
                            variable Wrapped   : out   boolean) is
    begin
        Wrapped := false;
        if Enable then
            if Counter = WrapValue - 1 then
                Wrapped := true;
                Counter <= 0;
            else
                Counter <= Counter + 1;
            end if;
        end if;
    end procedure;

begin

    process(Clk) is
        variable Wrap : boolean;
    begin
        if rising_edge(Clk) then

            -- If the negative reset signal is active
            if nRst = '0' then
                Ticks   <= 0;
                Seconds <= 0;
                Minutes <= 0;
                Hours   <= 0;
            else

                -- Cascade counters
                IncrementWrap(Ticks, ClockFrequencyHz, true, Wrap);
                IncrementWrap(Seconds,             60, Wrap, Wrap);
                IncrementWrap(Minutes,             60, Wrap, Wrap);
                IncrementWrap(Hours,               24, Wrap, Wrap);

            end if;
        end if;
    end process;

end architecture;

ModelSim 中的波形窗口，放大了 Minutes 所在的时间轴信号正在包装：