VHDL过程示例：标准逻辑向量自增

什么是VHDL过程？

过程属于VHDL子程序家族。封装可复用逻辑，减少代码重复，提升可维护性。一次定义，可从多进程或架构调用，保证行为一致。

示例：std_logic_vector自增1

以下示例演示过程接收8位std_logic_vector，加1返回结果。过程含1ns等待以说明测试平台内时序控制。

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity example_procedure_simple is
end example_procedure_simple;

architecture behave of ex_procedure_simple is

 signal r_TEST : std_logic_vector(7 downto 0) := X"42";

 -- 功能：将std_logic_vector加1
 procedure p_INCREMENT_SLV (
 signal r_IN : in std_logic_vector(7 downto 0);
 signal r_OUT : out std_logic_vector(7 downto 0)
 ) is
 begin
 r_OUT <= std_logic_vector(unsigned(r_IN) + 1);
 wait for 1 ns; -- 此处wait合法。
 end p_INCREMENT_SLV;


begin

 process is
 begin
 wait for 10 ns;
 p_INCREMENT_SLV(r_TEST, r_TEST);
 wait for 10 ns;
 p_INCREMENT_SLV(r_TEST, r_TEST);
 wait for 10 ns;
 p_INCREMENT_SLV(r_TEST, r_TEST);
 wait;
 end process; 

end behave;

为何包含Wait语句？

调用进程无敏感度列表时，过程内wait语句合法。此特性在测试平台特别有用，需引入确定性延迟而不弄乱主进程。

核心要点

过程可同时有IN与OUT信号。
适合std_logic_vector算术等通用操作。
过程中用wait保持测试平台逻辑整洁。

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