选择合适的转接驱动器或重定时器设备来扩展 PCIe 协议信号范围

转接驱动器或重定时器设备可以扩展外围组件接口 Express (PCIe®) 协议信号范围。本文讨论了如何为当今和未来的计算系统和 NVMe™ 存储应用程序选择最佳选择。

高性能云计算系统的数据速率要求不断提高，并为数据中心设备部署中的各种组件带来了重大的信号完整性挑战。数据速率的增加会导致信号传输距离的缩短，并且会限制系统的可扩展性。虽然转接驱动器或重定时器设备可以帮助解决这个限制，但每个都有优点和缺点。

本文介绍了这些设备如何扩展外围组件接口 Express (PCIe®) 协议信号范围，以及如何为计算系统和 NVMe™ 存储应用选择最佳的设备。

PCIe 信号完整性挑战

PCIe 接口标准是当今高性能计算系统和数据中心中最流行的接口之一。 PCIe 的数据速率已经从第一代 (Gen1) 2.5GT/s 发展到第五代 (Gen5) 32GT/s。第六代 (Gen6) 将再次将之前版本的数据速率提高一倍。随着频率增加以支持更高的数据速率，以合理的系统成本保持足够的信号完整性已成为一项挑战。 Redriver 和 retimer 设备都是可以帮助弥合差距的解决方案。

FR4 PCB 是电子行业中最受欢迎和最具成本效益的材料。 FR4 PCB 材料在相对较低的频率下表现良好，在 10GHz 以下具有可接受的衰减。然而，随着数据速率的增加，FR4材料的频率响应会降低。

其他 PCB 材料（例如 Megtron 6）具有更好的频率响应和更少的信号损失，但成本高昂。例如，Megtron 6 的成本大约是 FR4 的七倍。可以在微波频率范围内工作的其他材料具有更高的成本溢价。下面的公式近似了由于走线损耗和介电损耗导致的信号损耗（dB/inch）。

哪里：

• W =以 mil 为单位的走线宽度，假设此计算为 5 mil
• F =GHz 频率
• Df =损耗因数或损耗角正切（取决于 PCB 材料）
• Dk =介电常数（取决于 PCB 材料）

图 1 显示了 FR4 和 Megtron 6 PCB 材料的 PCB 衰减图。根据 PCB 的复杂性和尺寸，转向高质量材料 PCB 的成本可能过高。

图 1。 作为 PCB 材料函数的衰减与频率的关系

某些应用可能需要连接器将信号传送到设计的其他部分，例如背板和板外附加卡。连接器是造成信号损失的另一个因素。 PCIe CEM 连接器在 32Gbps 时会增加大约 1.5dB 的损耗。 PCIe Gen5 标准规定允许的通道损耗预算为 36dB 端到端。

使用转接驱动器或重定时器有助于保持 PCIe 信号完整性。做出正确的选择需要对两者之间的差异有基本的了解。

转接驱动说明

转接驱动器是具有接收 (RX) 侧均衡器 (EQ) 的高带宽放大器，用于补偿由于 PCB 走线或电缆引起的频率相关衰减。连续时间线均衡器 (CTLE) 的主要功能是打开失真波形的闭眼。发射（TX）侧可以包括一个预加重功能（发射均衡器）来对发射波形进行预整形。

如果走线或电缆长度超出其标准范围，串行接口（例如 DisplayPort、USB、Thunderbolt、HDMI 和 PCIe）的信号完整性可以通过在其路径中放置转接驱动器而受益。模拟放大器不区分任何特定的协议标准，因为它没有链路训练过程。由于它与协议无关，因此链路可能不符合任何接口标准。由于其模拟电路性质，它不需要时钟。

转接驱动器的主要缺点是它不仅会放大数据信号，还会放大信号路径中的任何噪声。放大器本身有一个噪底，可以将自身的噪声添加到信号的整体噪声系数中。典型的线性转接驱动器均衡器会向信号中添加 8ps 的固有抖动，并可以纠正符号间干扰 (ISI) 抖动。转接驱动器无法补偿非 ISI 抖动。与重定时器相比，转接驱动器在某些情况下具有更低的功耗和总体成本。典型的转接驱动器延迟约为 100ps。

图 2 概述了模拟单通道转接驱动器的关键构建模块。

图 2. 单车道转接驱动器框图

转接驱动器中的高带宽放大器可以是线性的或限制性的（非线性）。线性放大器可以为 PCIe 协议提供一些伪链路训练功能，具体取决于设计实现。限幅放大器不支持任何协议的任何类型的链路训练序列。限幅放大器仅支持两个阈值电平来确定接收信号的条件。由于大多数链路训练脉冲需要检测中间阈值，因此转接驱动器很难支持训练序列。这是限幅放大器的“盲点”。

转接车有其局限性

当应用程序足够小且复杂性有限以提高信号传输距离时，转接驱动器可以支持 PCIe Gen 1 到 Gen 3 数据速率。然而，随着设计规模和复杂性的增加，转接驱动器无法在仍然使用具有成本效益的材料的同时补偿信号损失。级联两个转接驱动器来解决这个问题是不切实际的。任何噪声或随机抖动都会与所需信号一起被放大。模拟放大器无法重置任何噪声或时序预算。因此，级联两个转接驱动器实际上会使数据的噪声量加倍。

从信号完整性的角度来看，16Gbps 数据速率的 PCIe Gen 4 提出了更大的挑战。大多数 PCIe Gen 4 接口应用在云存储、服务器和高性能计算平台中，其中 16Gbps 链路需要通过长走线、连接器、电缆、插槽和附加卡 (AIC) 驱动。在数据中心基础设施用例中，转接驱动器根本无法以这些数据速率使用。

2019 年 PCIe 5.0 的发布将数据速率提升至 32Gbps。利用 400Gbps 以太网、多 200Gbps InfiniBand 和加速器/GPU 组件和技术的高端网络系统是部署不断提高的 PCIe 链路速率的主要驱动力。部署在企业服务器和存储系统中的 NVMe SSD 组件是这些更高数据速率的另一个驱动因素。随着时间的推移，其他串行协议 USB4.0、DisplayPort 2.0 和 Thunderbolt 3.0 的数据速率也翻了一番。

重新计时以进行救援

鉴于解决这些高速信号完整性问题的要求，从 PCIe Gen 4 开始的 PCIe 标准定义了 PCIe 重定时器要求。该标准将重定时器定义为“具有物理层协议感知能力并且必须与具有重定时器每一侧的任何兼容通道的任何组件对进行互操作”的组件。因此，重定时器比转接驱动器具有更高的复杂度。 PCIe Gen 4 和 PCIe Gen 5 规范的第 4.3 节详细介绍了重定时器要求。

图 3 说明了单通道双向重定时器的高级框图。

图 3。 重定时器框图

PCIe 标准将此称为 PCIe x1 配置。大多数 PCIe 重定时器是 x4（总共 8 个通道：4 个 RX 和 4 个 TX）、x8（16 个通道）或 x16（32 个通道）。

物理层是物理介质附件（PMA：Physical Sub-Block），接收和传输数据的串行器/解串器 (SERDES) 位于其中。 PMA 是混合信号构建块。在接收端，使用CTLE对失真信号进行均衡和噪声过滤。

重定时器的核心是时钟和数据恢复 (CDR) 块。 CDR 将嵌入的时钟与并行域中的数据一起恢复。 PMA 块将并行数据串行化以进行传输，并将接收到的数据反串行化到物理编码子层 (PCS) 块中。

眼图监控模块生成接收眼图的实时波形捕获，用于调试。 PCS 处理链路训练状态机 (LTSSM) 和 PIPE（PCIe PHY 接口）功能。 PCS 是纯数字部分。

表 1 总结了转接驱动器和重定时器之间的主要区别。

表 1. Redriver 和 Retimer 比较

PCIe 应用中的重定时器示例

PCIe 标准是部署在数据中心的存储、服务器和网络基础设施组件上使用的主要接口标准。 CPU 利用高速 PCIe 接口将 I/O 事务作为 PCIe 根复合体传送到连接的 SSD 驱动器或其他端点组件。图 4 举例说明了从 CPU 到这些端点的拓扑。 PCIe 交换机提供额外的扇出以支持更多的端点目的地。重定时器现在是支持 CPU 板、背板、电缆和附加卡上的信号扩展所需的组件。

图 4。 带有 PCIe 重定时器的服务器示例

此外，当电缆和/或多个连接器在数据路径中时，PCIe 重定时器通常用于支持信号调节。重定时器经常在 CPU 和端点之间使用，如下所列，如图 5 所示：

• CPU <— 重定时器 —> 附加卡 (AIC)
• CPU <— Retimer —> Riser Card —> AIC
• CPU <— 重定时器 —> 电缆 —> 开关 —> AIC
• CPU <— 重定时器 —> 电缆 —> AIC

图 5。 转接卡上的重定时器到 AIC 主板上的重定时器到 AIC

转接驱动器和重定时器有助于在许多数据中心系统应用中保持信号完整性。根据设备设计的复杂性和数据速率，转接驱动器可用于以较低数据速率运行的较小系统。

对于 16Gbps 以上的数据速率，转接驱动器没有足够的能力来补偿显着的信号衰减。 PCIe 4.0 和 5.0 要求使用重定时器以符合要求。 USB 4.0 和 Thunderbolt 3.0 等其他串行协议也在其透视规范中指定了重定时器要求。

由于重定时器重置信号抖动预算并重新生成用于重传的干净信号，因此没有插入损耗，设计人员可以以合理的系统成本实现其计算系统和 NVMe™ 存储应用程序的全部性能优势。

参考文献

1. 高速串行总线中继器入门 (PDF)
2. 2019 年 PCI-SIG® 教育网络研讨会系列 (PDF)
3. AN 766：英特尔® Stratix® 10 设备，高速信号接口布局设计指南 (PDF)
4. PCI Express 基本规范修订版 5.0 版本 1.0，2019 年

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