RISC-V 峰会：议程亮点

第三届年度 RISC-V 峰会将于下个月，即 2020 年 12 月 8 日至 10 日举行，与今年的大多数活动一样，将完全在线进行。该计划包括为期三天的关于架构、硬件、软件、工具、验证和安全性的演讲，以及来自全球 RISC-V 社区的案例研究。

科技公司和研究机构将分享重要的产品更新、项目和实施，并讨论 RISC-V 指令集架构 (ISA) 在推动下一代硬件、软件和知识产权 (IP) 方面的作用。该活动还将设有在线展厅和交流机会。演讲嘉宾包括来自 Andes Technology、阿里巴巴、CHIPS Alliance、Google、IBM、NXP Semiconductors、OneSpin Solutions、RedHat、Seagate、SiFive、Western Digital 等的高管。

作为媒体合作伙伴，embedded.com 也将参与其中，我们还在 2020 年 12 月 9 日举行了一场炉边谈话，其中包括大卫帕特森，他于 1980 年创造了精简指令集计算机 (RISC) 一词，他与约翰轩尼诗在1990年出版教材《Computer Architecture:A Quantitative Approach》，从此成为许多微处理器工程师的基础书籍。

完整的议程在线（请在此处查看网站），但这里有一些亮点。

第 1 天，2020 年 12 月 8 日，星期二

使用 RISC-V、Zephyr、TensorFlow Lite Micro 和 Renode 构建开放边缘机器学习生态系统 ：通过靠近边缘，机器学习正在深刻地改变物联网格局。为了能够充分利用这一趋势带来的机遇，需要一个由现代工具、框架和平台组成的开放生态系统，共同构成一个无缝环境，供开发人员在 RISC-V 上构建高级 ML 应用程序。主题演讲小组将邀请 Tim Ansell（谷歌）、Kate Stewart（Zephyr 项目）、Brian Faith（QuickLogic）和 Michael Gielda（Antmicro）讨论 RISC-V、Zephyr RTOS、TensorFlow Lite 和 Renode 的优势结合起来为最边缘提供协作的、软件驱动的、可追溯的 ML 开发。参与者将讨论 RISC-V 的供应商中立方法如何与 Zephyr RTOS 和 Renode 模拟框架的基本原则产生共鸣，以及 TensorFlow Lite Micro 如何利用开放 ISA 及其工具在 ML 领域进行创新硬件级别，例如使用 FPGA 或自定义扩展。

利用 RISC-V 生态系统以不到 1000 万美元的价格将芯片交到客户手中 ：本次演讲将介绍 Intensivate 在开发第一个商用集群 CPU 方面的历程，重点关注 RISC-V 生态系统如何以低于 1000 万美元的价格向客户提供采用 12 纳米工艺节点的商业可行芯片。 Intensivate 首席执行官 Dean Halle 将描述降低交付此类芯片成本的方式，包括 RISC-V 软件生态系统所发挥的作用、Chip Yard 提供的 Rocket-Chip RTL 的作用、 FireSim FPGA 仿真系统，以及 Chisel 硬件语言的作用。

第 2 天，2020 年 12 月 9 日，星期三

RISC-V 在 5G 新无线电小基站中的应用 ：现代蜂窝通信使用正交频分多址 (OFDMA) 空中接口，其中数据以按时隙分组的符号传输。在 5G 中，这些时隙的范围可以从 0.25 到 0.125 毫秒。这些时隙中承载的流量的调度由 MAC 层完成。它调度到网络（上行链路）以及从网络到用户（下行链路）的流量。正在设计和部署高效的 5G 基站，不仅可以处理支持许多 5G 蜂窝的众多用户，甚至还可以支持多个独立的移动运营商。每个操作员可能需要自己的软件。物理层 (PHY) 必须处理 MAC 传递给它的数据（控制和用户），以填充用于传输和接收的时隙和符号。如果 PHY 未能满足严格的时序约束，则需要恢复机制的整个数据槽都将丢失。在本次演讲中，Gajinder Panesar（Mentor，A Siemens Business）和 Peter Claydon（Picocom）展示了一种异构 SoC，该 SoC 使用 RISC-V 和专用 DSP 集群实现了 5G NG 小型蜂窝基站。演讲还将展示如何以非侵入方式持续监控严格的时序约束，以及嵌入式分析如何提供对基站行为的有用见解。

用于 RISC-V 的安全物联网固件 ：随着时间的推移，成熟的平台供应商已经开发出轻量级的可信执行环境 (TEE) 和相关的嵌入式软件堆栈，它们针对其较小的处理器进行了优化。然而，对于 RISC-V 开发人员来说，这些都不是可用的，他们独自弄清楚如何保护可信代码免受未经验证的 3rd 方软件库的影响，以及如何安全地将这些组件组合到单个固件映像中，为他们的商业应用程序提供动力。在本次演讲中，Cesare Garlati（Hex Five Security）和 Sandro Pinto（Universidade do Minho）将为 RISC-V 介绍一个免费且开放的安全物联网堆栈，涵盖构建最先进设备所需的所有硬件和软件组件、固件和云管理服务。其中包括 RISC-V 32 位 SoC FPGA、多区域可信执行环境、安全关键型 RTOS、TCP/IP 连接、TLS ECC 加密以及提供遥测和 OTA 应用程序部署和固件更新的 MQTT 客户端和代理。

第 3 天，2020 年 12 月 10 日星期四

重新构想嵌入式软件：使用 RISC-V 实现的线程处理器 ：随着系统复杂性的增加，配置 RTOS 以满足所有可能的操作场景变得更加困难。开发人员必须确保无论系统的运行状况如何，都不会发生优先级反转、死锁、资源争用、竞争条件和其他与时序相关的问题。尽管进行了详细的分析和严格的验证，但许多设计团队仍会选择比实际需要的更大、更强大的处理器，以针对不可预见的情况提供安全边际。另一种方法是将每个任务分配给它自己的 CPU 内核。这极大地简化了许多围绕管理任务集合的调度和实时问题。凭借 RISC-V 内核的可配置性和效率，可以为特定任务选择和配置内核，在内核上仅运行该任务，并在任务不活动时将其断电。 Russell Klein（Mentor Graphics）和 Colin Walls（Mentor，西门子公司）使用一个示例设计说明了这个概念，该设计具有高和低计算复杂性任务，有和没有硬实时约束。为了解决在 14 nm ASIC 库中实现的示例系统的实用性、功耗、性能和面积 (PPA) 指标的问题。

RISC-V 加密扩展指南 ：Ben Marshall（布里斯托尔大学）和 Barry Spinney（Nvidia）介绍了 RISC-V 加密扩展，解释了它如何满足每一类核心：从深度嵌入到大型服务器。他们将解释新指令及其使用方式，以及预期的实施成本和软件性能改进。

CORE-V-VERIF，RISC-V 内核的工业级验证平台 ：CORE-V-VERIF 为 RISC-V 社区提供经过硅验证的工业级功能验证平台。该平台已用于执行 CV32E40P 内核的完整验证周期，目前正在用于执行 CV32A6 和 CV64A6 内核的验证。 CORE-V-VERIF 利用由 RISC-V 社区开发的验证组件，并将不断维护和增强以集成最新的最佳实践和技术，以验证未来的 CORE-V 内核。本次会议由 Sven Byer（OneSpin Solutions）、Steve Richmond（Silicon Labs）和 Mike Thompson（OpenHW Group）提供，包括对 CORE-V-VERIF 平台的深入分析，以及在RISC-V 验证项目。正在将 CORE-V 内核集成到物联网芯片中的 Silicon Labs 分享了其观点，即为什么验证对于将开源硬件推向下一步至关重要。

报名参加 12 月 8 日至 10 日举行的 2020 年虚拟 RISC-V 峰会，并参加为期三天的计划，其中包含主题演讲、技术演讲、技术讲座、教程以及更多关注 RISC-V 的未来和更大的半导体行业，请查看网站并在此处注册。