将领域专用加速器集成至RISC-V赋能AI、AR/VR与视觉工作负载
RISC-V生态系统初现时，主要焦点是大幅降低先前依赖专有CPU指令集架构（ISA）的深度嵌入式系统成本。随SoC迁移至FinFET工艺，高昂掩膜成本推动许多设计者用基于RISC-V ISA的可编程微序列器替代有限状态机。此转变激起初期热情，2014-2018年导致轻量级RISC-V核心商品化。
架构成熟后，RISC-V在实时高性能应用获关注——特别是作为AI、AR/VR和计算机视觉高度专用加速引擎的前端。RISC-V开放本质允许设计者扩展ISA，使处理器通过低延迟协处理器接口而非传统内存映射I/O与加速器通信。
RISC-V向量扩展进一步赋能加速器处理内核内部循环中间层。但这需要专用扩展，如将数据从外部加速器传输到内部向量寄存器的自定义加载指令。
这些应用需平衡效率与灵活性的编程模型。领域专用加速器——本质上大规模乘法器阵列——效率极高，但可执行操作和数据移动能力受限。相反，通用CPU如x86提供最大灵活性，但多数设计无法负担>100W功耗预算换取此类通用性。
RISC-V标准向量扩展增强专用自定义指令是加速器理想伴侣（图片：Andes Technology）
最优方案融合通用CPU灵活性与任务专用加速器，如上图所示。在RISC-V中，成熟的标准向量扩展——增强定制自定义指令——作为完美伙伴。过去18个月领域专用加速（DSA）方案汇聚RISC-V平台，此协同效应愈发明显。
为实现此愿景，加速器须使用专用资源（含内存）运行自身命令集。RISC-V核心应扁平化微代码，将所有必要控制信息打包进单条命令。该命令集须感知处理器标量和向量寄存器、加速器自身控制寄存器和内存。
当加速器需协助专用数据重排或操作时，Andes架构采用向量处理单元（VPU）处理复杂排列——移位、收集、压缩、扩展。层间内核常涉及复杂数据模式；VPU提供所需灵活性。加速器和VPU均执行大规模并行计算，Andes引入硬件提升内存子系统带宽——预取、非阻塞事务、乱序返回——满足计算需求。
Andes Technology首款RISC-V向量处理器NX27V实现最新V扩展0.8规范。支持8/16/32位整数运算、16/32位浮点计算、Bfloat16和Int4格式以减少机器学习权重存储传输带宽。向量规范灵活性让设计者配置关键参数——向量长度、每寄存器位数、SIMD宽度、每周期处理位数。
NX27V提供512位向量长度，串联最多八个向量寄存器可扩展至4096位。多功能单元并行流水线运行，维持多样工作负载所需吞吐。512位配置下，芯片7nm工艺最坏条件达1 GHz，仅占0.3 mm²。软件开发方面，Andes提供编译器、调试器、向量库、周期模拟器、Clarity可视化工具分析优化关键循环。方案已通过早期访问计划提供。
过去15个月，高性能计算需求激增——结合强大RISC-V向量扩展、高带宽内存子系统、靠近CPU的加速器。此趋势将推动RISC-V和向量处理在业界更广泛采用。
>> 本文原载姊妹站EE Times。
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