Verilog 入门指南：Hello World 示例
开始学习最好从一个非常简单的例子入手，没有比 "Hello World !" 更适合的了。
// 单行注释以双斜杠 "//" 开头
// Verilog 代码总是写在模块内，每个模块代表一个具有特定功能的数字模块
module tb;
// initial 块是另一种结构，通常用于为仿真初始化信号网和变量
initial
// Verilog 支持将信号值显示到屏幕，以便设计者调试电路
// 这里我们仅显示 "Hello World"
$display ("Hello World !");
endmodule
名为 tb 且无输入输出端口的 module 作为仿真的顶层模块。initial 块在时间 0 处开始并执行第一条语句。$display 是 Verilog 系统任务，用于将格式化字符串显示到控制台，不可综合为硬件，主要用于测试平台和设计调试。此处显示的文本消息为 "Hello World !"。
仿真日志
ncsim> run Hello World ! ncsim: *W,RNQUIE: Simulation is complete.
Verilog
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