Verilog Hello World
最好从一个非常简单的示例开始，除了“Hello World ！”之外，没有一个最能达到目的。
// Single line comments start with double forward slash "//"
// Verilog code is always written inside modules, and each module represents a digital block with some functionality
module tb;
// Initial block is another construct typically used to initialize signal nets and variables for simulation
initial
// Verilog supports displaying signal values to the screen so that designers can debug whats wrong with their circuit
// For our purposes, we'll simply display "Hello World"
$display ("Hello World !");
endmodule
一个module 没有输入输出端口的称为 tb 的模块充当模拟的顶层模块。 initial 块在时间 0 单位开始并执行第一条语句。 $display 是 Verilog 系统任务，用于向控制台显示格式化字符串，不能合成到硬件中。它主要用于帮助测试台和设计调试。在这种情况下，屏幕上显示的文本消息是“Hello World！”。
ncsim> run Hello World ! ncsim: *W,RNQUIE: Simulation is complete.
Verilog