SRAM 中晶圆级芯片规模封装的需求

在谈到可穿戴技术的未来时，Ralph Osterhout（Osterhout 设计集团的首席执行官）发表了一个清晰而相关的观察：“将人们与环境保持距离的笨重设备是行不通的。如果你在谈论一些让你看起来像带电线的锤头鲨的东西？那就不要。这是行不通的。” ( 来源 ) 这清楚地表明了可穿戴技术的未来创新进程。很明显，要取得成功，可穿戴电子产品必须体积小，同时保持性能。

为了减少占用空间，从而减少整个电路板空间，每一代微控制器都在迁移到更小的工艺节点。与此同时，它们也在不断发展，以执行更复杂、更强大的操作。随着操作变得更加复杂，增加高速缓存的需求变得迫在眉睫。不幸的是，随着每个新工艺节点的增加，增加嵌入式缓存（嵌入式 SRAM）变得具有挑战性，原因有多种，包括更高的 SER、更低的产量和增加的功耗。此外，客户也有定制的SRAM要求。对于 MCU 制造商来说，提供所有可能的缓存大小将要求他们拥有一个太大而无法管理的产品组合。这促使需要限制控制器芯片上的嵌入式 SRAM，而是通过外部 SRAM 进行缓存。

然而，使用外部 SRAM 对小型化过程提出了挑战，因为外部 SRAM 占用了大量的电路板空间。由于其六晶体管结构，通过将外部 SRAM 迁移到更小的工艺节点来减小外部 SRAM 的尺寸会带来同样困扰嵌入式 SRAM 小型化的问题。

这给我们带来了解决这个古老问题的下一个替代方案：降低外部 SRAM 中的芯片封装与管芯尺寸比。通常，封装 SRAM 芯片的尺寸是管芯尺寸的许多倍（最多 10 倍）。解决该问题的一种普遍方法是根本不使用封装的 SRAM 芯片。相反，取 SRAM die (1/10 ^th SRAM 芯片的大小），并使用复杂的多芯片封装 (MCP) 或 3D 封装技术（也称为 SiP 或系统级封装）将其与 MCU 芯片封装在一起。但是，这种方法需要大量投资，并且仅适用于最大的制造商。从设计的角度来看，它还降低了灵活性，因为 SiP 中的组件不容易更换。例如，如果有一种新技术 SRAM 可用，我们就不能轻易更换 SiP 中的 SRAM 芯片。要更换封装内的任何芯片，整个 SiP 必须重新认证。重新获得资格需要再投资和额外的时间。

那么有没有一种方法可以节省电路板空间，同时将 SRAM 置于 MCU 之外，又不会陷入 MCP 的麻烦？回到裸片与芯片尺寸的比例，我们确实看到了显着改进的空间。为什么不检查是否有可以贴近芯片的封装？换句话说，如果你不能消除封装，就减少尺寸比。

目前最先进的方法是通过使用 WLCSP（晶圆级芯片级封装）来减小封装的裸片尺寸。 WLCSP 是指将单个单元从晶圆上切割下来后组装在封装中的技术。该器件本质上是一个带有凸块或球阵列图案的管芯，无需使用任何键合线或中介层连接。根据规范，芯片级封装部件的面积最多比管芯大 20%。今天，该工艺已经达到了一个创新水平，即制造工厂在不增加芯片面积的情况下生产 CSP 器件（仅略微增加厚度以适应凸块/球）。

图。晶圆级芯片规模封装 (WLCSP) 提供了最先进的方法来减小封装芯片尺寸。此处显示的 WLCSP 是由 Deca Technologies 开发的，不会增加包含它的芯片面积。 （来源：Deca Technologies/Cypress Semiconductor）

CSP比裸芯片有一定的优势。 CSP 设备更易于测试、处理、组装和改写。它们还具有增强的热传导特性。当芯片转移到更新的工艺节点时，CSP 的尺寸可以标准化，同时芯片缩小。这确保了 CSP 部件可以被更新一代的 CSP 部件替换，而不会出现与更换模具相关的任何复杂情况。

很明显，就可穿戴设备和便携式电子产品的要求而言，这些空间节省意义重大。例如，当今许多可穿戴设备中的存储器使用的 48 球 BGA 尺寸为 8mm x 6mm x 1mm (48mm ³ ）。相比之下，CSP 类型封装中的相同部件的尺寸为 3.7mm x 3.8mm x 0.5mm (7mm ³ ）。换句话说，可以将体积减少 85%。这种节省可用于减少便携式设备的 PCB 面积和厚度。出于这个原因，可穿戴设备和 IoT（物联网）制造商对基于 WLCSP 的设备产生了新的需求，而不仅仅是 SRAM。有关使用 WLCSP 进行设计的更多信息，设计人员可以参考芯片级封装入门。