上电阶段确定性：使用多芯片同步

多个数字信号处理 (DSP) 模块、宽带数模转换器 (DAC) 和宽带模数转换器 (ADC) 集成在单个单片芯片中，现在可以卸载耗电的 FPGA 资源，以允许以比以前可实现的更高的速率采样的更小尺寸、更低功率、增加通道数的平台。伴随这种新功能而来的是这些集成电路 (IC) 中的新型多芯片同步 (MCS) 算法，允许用户在为系统供电或以其他方式对系统进行软件修改时实现所有通道的已知（确定性）相位。因此，这个确定性阶段简化了更广泛的系统级校准算法，这些算法需要在连接到这些 IC 的前端网络的输出或输入处实现所有通道的同步。本文展示了使用由多个数字化仪 IC、时钟源和数字接口组成的 16 通道接收器/发射器平台的实验结果，展示了这种 MCS 功能。

高级系统框图

用于该测试的系统框图如图 1 所示，由四个集成 DAC/ADC/DSP IC 组成，每个 IC 由四个 12 GSPS DAC、四个 4 GSPS ADC 和 12 个数字上变频器 (DUC) 和 12 个数字下变频器 (DDC) 块。

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图 1. 用于演示 MCS 和多通道校准算法的系统高级框图。 （来源：Analog Devices）

DUC/DDC 允许在数字域内进行频率转换和/或内插/抽取。使用注入板上的单个 500 MHz 参考时钟，然后利用参考锁定时钟缓冲器生成 MCS 所需的系统参考信号以及基带处理器 (BBP) 数字接口所需的时钟。该系统还包含四个独立的锁相环 (PLL) 合成器，可生成 12 GHz 源，为来自公共参考的每个数字化 IC 提供时钟。射频前端连接到每个数字化仪的输出/输入，这会在边缘发射的射频连接器中产生经过滤波和放大的信号，或者从边缘发射的射频连接器中产生。实施了完整的配电解决方案。系统所需的所有电压均由单个 12 V 电源产生。所有发送信号在板底传播，而所有接收信号在板顶传播，以实现最佳的通道间隔离。

子阵列时钟树结构

如前所述，子阵列时钟树由单个 500 MHz 参考源组成，该参考源被拆分并发送到四个单独的 PLL 合成器 IC 的参考输入，如图 1 所示。这个 500 MHz 信号也是 10 dB 耦合、放大，并发送到另一个时钟缓冲器 IC，该 IC 负责生成数字接口所需的系统参考 (SYSREF) 和 BBP 时钟。这个时钟树的目标有三个，因为它：

• 允许单个通道 SYSREF 延迟来纠正 IC 之间的任何走线长度不匹配。
• 允许单独的 PLL/合成器相位调整，从而确保各个数字化器 IC 时钟源之间的同步，以补偿系统内的任何感应热梯度。
• 使用户能够满足数字化 IC 的必要设置和保持要求。

选择时钟树 IC 是为了证明在这些芯片中存在的数字和模拟延迟块的帮助下，可以在软件和/或硬件中纠正各种电路板布局异常。最终的结果是一个时钟树，它可以在每个 IC 的相同采样时钟周期内向所有需要的 IC 提供 SYSREF 脉冲。

带基带处理器的数字接口

四个数字化 IC 分别与 BBP 建立 JESD204B 或 JESD204C 数字链路接口。 ^1,2 该接口负责通过物理走线 (SERDES) 将 ADC 和 DAC 代码传输到 BBP 或从 BBP 传输。此接口中使用的差分 SERDES 迹线数称为此链路的通道数 (L)。通过链路发送的转换器位分辨率被视为 N'。通道化数据路径（也称为虚拟转换器）的数量标记为 M。本文中显示的结果使用 JESD204C 链路，其中 M =16、N' =16、DAC 侧链路的 L =4 和 M =8 , N' =16, L =2 用于 ADC 侧链路。

在数字转换器 IC 和 BBP 之间传输和接收数据的速率被称为通道速率。芯片上的 DSP 模块（即 DDC/DUC）允许用户以不同于物理通道发送的数据速率的速率对数字化仪进行采样。因此，通道速率取决于每个数据路径的数字抽取/内插数据速率。对于这项工作，使用了 250 MSPS I/Q 数据速率。对于 JESD204C 接口，通道速率定义为：

而对于 JESD204B 接口，通道速率定义为：

本文中显示的结果对 ADC 端和 DAC 端 JESD204C 链路均使用 16.5 Gbps 的通道速率。

每个 JESD204B/JESD204C 链接都可以在不同的子类中建立。这些子类根据是否需要多芯片同步或确定性延迟而分开。对于这项工作，显示的数据使用 JESD204C 子类 1 模式，因此利用 SYSREF 信号来对齐通过系统中存在的多个链路传输的数字数据的部分。具体而言，在此 JESD204C 子类 1 模式中，SYSREF 信号用于对齐本地扩展多块计数器 (LEMC)，该计数器以以下速率传输：

其中 F 是每个通道每个 JESD 帧的八位字节数，K 是每个多帧的帧数。对于这项工作，F =8 和 K =32，因此使用 7.8125 MSPS 的 LEMC 速率。了解此 LEMC 速率很重要，因为任何成功的 MCS 例程都需要证明不是 LEMC 速率整数倍的 RF 频率能够实现确定性的上电阶段。

多芯片同步方法

在该系统中，宽带集成 ADC/DAC IC 提供 MCS 电路，即使在使用 IC 内的 DUC/DDC DSP 模块时，也可以在所有发射和接收 RF 通道上实现上电确定性相位。此 MCS 功能使用户能够在工厂校准期间填充查找表 (LUT)，以最大限度地减少操作停机时间。任何成功的 MCS 演示都必须能够为每个尝试的射频频率、热梯度和系统功率循环提供跨系统内所有通道的确定性相位。

集成 ADC/DAC IC 包含 12 个 DUC 块和 12 个 DDC 块，如上图 1 所示。这些块中的每一个都包含一个插值 (DUC) 或抽取 (DDC) 子块，用于更改 DAC 数字输入信号的数据速率或分别为ADC数字化输出信号。每个 DUC/DDC 中还包含一个复杂的数控振荡器 (NCO)，它允许在数字域内进行频率转换。这些 NCO 中的每一个都能够进行实时复杂相位调整，以便可以修改 DAC/ADC 和 BBP 之间的数字信号，以补偿各种 SERDES 走线长度不匹配。

这些 ADC/DAC IC 的 MCS 功能负责在数字化仪 IC 数据路径的所有方面实现相位确定。实现MCS的工作流程如图2所示。

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图 2. MCS 工作流涉及对齐数据路径不同部分的单独功能。 （来源：Analog Devices）

MCS算法可以分为两个独立的功能：

• 一次性同步：此功能负责对齐通过子阵列系统内所有数字化仪 IC 的物理通道发送的基带数据。
• NCO 主从同步：此功能负责对齐子阵列系统内所有不同数字化仪 IC 中的所有 NCO。

一次性同步功能首先要求用户定义 JESD 链路参数（例如 M、N’、L 等），然后为任何所需的 SYSREF 平均（如果使用连续 SYSREF 脉冲）配置同步逻辑。此外，可以使用所需的 LEMC 延迟来强制在 SYSREF 边沿之后的某个延迟上生成 LEMC。完成后，用户然后启用每个数字化器 IC 内的一次性同步位，然后请求在同一时钟周期内向每个 IC 发送 SYSREF 脉冲，如图 3 所示。

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图 3. MCS 算法使用 SYSREF 信号实现一次性同步和 GPIO 信号实现 NCO 主从同步以实现确定性相位。 （来源：Analog Devices）

对于该系统，在时钟缓冲器 IC 中引入了模拟精细延迟，以允许将 SYSREF 同步到所有数字化仪 IC。可以执行后续检查，通过查询每个 IC 内的寄存器来验证单次同步过程是否成功执行，这些寄存器提供有关 SYSREF 信号与每个 IC 链路的 LEMC 边界之间的相位关系的信息。

一旦测量到稳定相位（即一旦 SYSREF-LEMC 相位寄存器读取为 0），用户就会知道所有数字化仪 IC 的 LEMC 已对齐，然后用户可以继续进行 NCO 主从同步过程。对于此活动，为一次性同步描述的子任务包含在芯片制造商提供的应用程序编程接口 (API) 中。

NCO 主从同步功能首先分配子阵列中的一个数字化仪 IC 作为主芯片，如上图 3 所示。然后所有其他数字化仪都被视为从属 IC。主 IC 设置为将该设备的 GPIO0 引脚配置为输出并路由到三个从数字转换器 IC 的 GPIO0 网络。从属 GPIO0 网络配置为输入。然后用户可以选择在 SYSREF 脉冲、LEMC 上升沿或 LEMC 下降沿触发。对于本文中显示的数据，LEMC 上升沿用作 NCO 主从同步触发源，GPIO 网络通过 BBP 而不是在子阵列本地路由。接下来，DDC 同步位先切换为低电平，然后再切换为高电平，以启动 ADC 侧 NCO 同步算法。同样，微处理器对齐位被切换为低电平然后高电平以启动 DAC 侧 NCO 同步算法。

请求此触发时，在下一个 LEMC 上升沿，主数字化器 IC 通过其 GPIO0 网络将主输出信号置为高电平。该信号传播到每个从设备的 GPIO0 输入。在下一个 LEMC 边缘，所有数字化仪 IC 都会经历 NCO 重置算法。此后，对于 NCO 主从同步算法，任何 LEMC 脉冲都将被忽略。与一次性同步一样，这些 NCO 主从同步子任务包含在 API 函数中，以方便用户使用。

使用一次性同步和 NCO 主从同步功能将两个输入对齐到每个 DDC/DUC，这样每个接收和发送通道的输出相位偏移在多次电源循环后是可重复的，如图 4 所示。 数据图 4 中显示了系统在每次重启期间在静态热梯度下运行时，每个接收和发送信道化器在 100 个电源周期（由多个实心点表示）上校准的相位偏移。

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图 4. 执行 MCS 算法时，接收精细 DDC（左）和发送精细 DUC（右）正确对齐。 （来源：Analog Devices）

从该图中的多个点可以看出，给定 DDC/DUC 的每种颜色的点在电源循环后都紧密聚集在同一位置，从而描绘了该特定通道的确定性相位。对于此测试中的数据，在发送侧使用了所有八个信道化器 DUC，而八个信道化器 DDC 中仅使用了四个。然而，已经证实，在使用MCS算法的同时，所有8个通道化DDC确实都提供了确定性相位。

如果 PLL 合成器采样时钟和时钟 IC SYSREF 在启动时保持相同的相位关系，则在启动时发出此算法可为每个通道建立一个确定性相位。然而，任何系统都会经历热梯度，这会导致 PLL 时钟漂移，如果不进行补偿，可能会导致不同的上电阶段。为了补偿系统内的热梯度漂移，该平台利用PLL合成器相位调整。

在本系列文章的下一部分中，我们将探讨 PLL 合成器相位调整、多个子阵列的可扩展性以及系统级校准算法。

参考文献

1 德尔琼斯。 “JESD204C 入门：新功能和其中适合您的内容 - 第 1 部分。” 模拟对话 ，卷。 2019年6月53日第2期。

2 德尔琼斯。 “JESD204C 入门：新功能和其中的内容——第 2 部分。” 模拟对话 ，卷。 2019年7月53日第3期。