自动化C测试生成助力嵌入式SoC全面验证

SoC设计日益复杂，但许多系统级验证测试套件仍包含数千行手写C代码——这种过时方法违背了自动化原则。特别是在制造前验证整个器件时，运行在嵌入式处理器上的C测试仍以手工编写为主。

自动化测试创建的价值

自动化测试创建可提升SoC开发各阶段的生产力。UVM测试平台中的约束随机方法生成场景特定的随机向量，提高模块级覆盖率。然而，设计仍是黑盒，激励、检查和覆盖代码分离编写——对大型模块而言繁琐且易错。

将这些方法扩展到系统级面临挑战，因为必须将处理器测试代码与I/O事务集成，通常在仿真器或原型机上执行。全SoC验证需要运行处理器本身，但UVM等约束随机技术通常省略处理器代码。实践中，UVM通过用虚拟I/O替换处理器来应用于SoC，使除处理器外的子系统接受测试。

认识到约束随机测试平台的不足，工程师转而手写在仿真和硬件仿真中运行的C测试。但这些平台不支持完整操作系统；测试在裸机模式下运行，增加了编写难度。协调多核、多线程执行罕见，导致并发性和一致性等关键行为验证有限。

自动生成C测试

自动化C测试生成释放工程时间并扩展覆盖率。生成的测试用例覆盖更多SoC功能，发掘困难边缘情况。多线程、多处理器测试锻炼所有并行路径，验证并发性，压力测试内存一致性，并与I/O事务同步。因此，系统级功能覆盖率常超90%，远超传统方法。

测试生成工具——测试套件综合——利用清晰的基于图的场景模型封装预期设计行为。工程师可使用Accellera可移植激励标准以原生C++编写这些模型，或以可视化方式编写，类似设计讨论中白板绘制的芯片数据流图。

每个模型封装激励、检查、覆盖指标和调试数据，为生成器提供生成高质量、自检C测试所需的所有信息，以锻炼设计各方面。分层模块化模型使模块级测试可在全SoC模型中整体重用，并跨团队和项目共享。综合工具将单一意图模型分解为跨越线程和I/O端口的并发测试，确保紧密同步。

测试套件综合的优势

测试套件综合的关键优势是能在意图模型级别设定覆盖目标。指定意图后，工具分析模型以估算所需测试用例数量和预期功能覆盖率。

典型SoC可生成数千测试。通过约束意图，工程师可针对特定覆盖目标，集中工具攻克关键领域。这消除了设置测试、运行验证、评估覆盖率、重新配置的繁琐迭代循环。

某领先半导体公司的大型SoC案例研究显示，与手写测试相比，测试编写时间减少80%。自动化生成更严格用例，覆盖率从84%提升至97%。模型可跨环境移植。

单一意图模型可为虚拟平台、RTL仿真、仿真、FPGA原型甚至制造后的后硅验证生成测试用例。

调试仍是SoC级主要耗时环节。测试发现缺陷时，工程师需追溯至源测试和底层场景模型。通过将每个测试用例关联到其图表示，模块化、自包含的测试实现故障快速隔离和分析。

应用场景

综合测试用例可驱动真实用例场景。例如图1所示的数码相机SoC。

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图1：图像处理SoC示例（来源：Breker Verification Systems）

SoC模块级组件包含两个处理器、外设和存储器。框图下方的简化图展示验证的高层路径。某场景（顶部路径）从SD卡读取JPEG，经内存区域路由至照片处理器，变换图像用于显示，加载至第二内存块，最后发送至显示控制器。每个高层模块都是分层的，包含众多动作和决策。

综合工具据此调度随机化测试。最简单形式下，测试在单线程中顺序执行。真正威力在于工具跨多线程和处理器交织应用，运行设计允许的最大并发实例，并以复杂模式分配内存。图中替代视图显示测试分布在三个线程，利用多样内存区域。

虽然图示为高层，但综合工具实际将分层图展平为数千动作和连接，包含通过求解器算法的随机决策。图遍历时，AI规划算法分析期望输出并优化输入测试以实现最佳对齐。工具还提供操作系统级服务——内存分配、地址映射访问、中断处理——支持完整测试结构，随机调度测试并相应分配存储和资源。

结语

正如约束随机测试平台消除了模块验证的手工工作，面向嵌入式处理器SoC的综合测试内容已证明能削减系统级验证工作量。该方法现扩展至模块级验证和后硅验证。自动化C测试体现"能自动化则自动化"原则，带来显著覆盖率提升和验证周期压缩。