基于 PLL 综合器与系统级校准的上电相位确定性保障

系列首篇探讨了如何为集成多 DSP 模块、宽带 DAC 与 ADC 的复杂 RF 子系统，保证每个通道上电后的已知确定性相位。本期聚焦 PLL 综合器相位调整、大规模阵列扩展性，以及无需外部设备的紧凑系统级校准算法。

PLL 综合器相位调整

我们选用支持逐数字化器精细相位调谐的 PLL IC。通过反馈回路强制每个数字化器的首个发射通道锁定至参考 IC 的首通道，抵消温度漂移导致的 PLL 与 SYSREF 相位关系偏移。首发射通道发射唯一信号（图 1），与其余三通道一同路由至公共接收机（Rx0）。同步接收所有通道后，通过互相关提取复数相位偏移 Φ_TxOffset。

每个 PLL 包含工作在 f_{VCO_PLL} 的压控振荡器（VCO）。实测偏移与所需 PLL 调整 Φ_{PLL_Adj} 及载波频率 f_carrier 的关系见公式 1。

图 1. PLL 综合器相位调整对齐各数字化器 IC 的首发射通道。

施加 Φ_{PLL_Adj} 后，所有数字化器 IC 在每次上电周期建立共同发射基线（图 2）。空心圆标首周期，实心点表后续周期，证明校准后首、二信道化器的发射相位偏移在热梯度变化下保持对齐。

图 2. 调整 PLL 相位对齐所有数字化器 IC 的首发射通道。

图 3 显示平台温度差异（由不同风扇气流诱导）被有效补偿。上图同色点紧密聚类，确认 PLL 调整后接收/发射相位确定性跨全通道成立，无论热梯度如何。右下轮询寄存器值验证 SYSREF–LEMC 相位关系被中和。

图 3. MCS 结合 PLL 相位调整实现全通道上电相位确定性，耐受热应力。

测试多个射频频率验证 MCS 与 PLL 方法鲁棒性。图 4 列出测试频率，覆盖参考时钟与 LEMC 的整数倍与非整数倍场景。

图 4. 多样时钟源下 MCS 性能验证的射频频率列表。

多子阵列扩展性

数据虽聚焦子阵列级，同一原理延伸至全阵列。阵列级时钟树在单采样时钟周期内将 SYSREF 请求与基带处理（BBP）时钟分发至各子阵列。各子阵列再为其数字化器生成所需 SYSREF 与 BBP 时钟，实现全系统全局同步。

系统级校准算法

MCS 虽提供逐通道确定性相位，但射频前端走线长度差异仍引入通道间偏移。我们实现自包含校准例程：向各信道化器注入基带波形。

波形为每发射信道化器单周期脉冲（图 5）。脉冲交错发射确保同一时刻仅单脉冲，合成信号回路至所有接收通道。同步捕获产生 4096 × 16 采样矩阵，对应 16 个接收通道。

图 5. 系统级校准利用 MCS 与基带脉冲序列对齐所有收发通道。

纵向分析定位 Tx0 脉冲于 Rx0 列；后续脉冲依次定位。计算各脉冲上升沿复数相位存入 1 × 16 向量。以 Tx0 为基准，调整所有发射 NCO 相位匹配。

矩阵横向分析确定接收通道相对于 Rx0 的相位。所得 1 × 16 向量更新接收 NCO，实现子阵列级收发相位对齐（图 6）。幅度对齐非固有，但片上 FIR 滤波器可在不占用过多 FPGA 资源前提下修正幅度失配。

图 6. 基于 MCS 与系统级校准实现的 16 通道接收 I/Q 相位对齐。

MATLAB® 实现约 3 秒完成。HDL 实现将进一步缩短耗时且保持自包含。若启动时系统频率与幅度已知，可从出厂校准建立的查找表加载相位偏移，免除重复测量。

结语

文中演示基于四颗 Analog Devices AD9081 MxFET® IC、ADF4371 PLL 热补偿、HMC7043 时钟 IC 作 JESD204C 分发的完整 MCS 流程。MCS 简化上电校准，跨多频率与热条件交付确定性相位。配套校准算法填充查找表，大幅压缩系统启动时间。该方案——Quad-MxFE 平台——适配相控阵雷达、电子战、仪器仪表、5G 基站。

图 7. Quad-MxFE 平台现可通过 Analog Devices 购买。

参考文献

• Del Jones. “JESD204C Primer: What’s New and In It for You—Part 1.” Analog Dialogue, Vol. 53, No. 2, June 2019.
• Del Jones. “JESD204C Primer: What’s New and In It for You—Part 2.” Analog Dialogue, Vol. 53, No. 3, July 2019.