上电相位确定性：PLL 合成器和系统级校准

在本系列文章的第一部分中，我们探讨了如何为集成了多个数字信号处理 (DSP) 模块、宽带数模转换器 (DAC) 和宽带模拟的芯片内的所有通道实现已知（确定性）相位数字转换器 (ADC)。我们从采用子阵列时钟树结构的高级系统框图开始，并描述了一种多芯片同步方法。在第二部分，我们将探讨 PLL 合成器相位调整、多个子阵列的可扩展性以及系统级校准算法。

PLL 合成器相位调整

所选择的 PLL 合成器 IC 已被选择为允许注入每个数字化器 IC 的相对采样时钟相位调整。热漂移以及由此产生的 PLL 相位漂移在每个 IC 的采样时钟和 SYSREF 之间通过创建反馈机制来补偿，该机制确保每个数字化仪 IC 的第一个发送通道与第一个数字化仪 IC 的第一个发送通道相位对齐。为了实现这个反馈回路，每个 IC 的第一个发射通道输出一个信号，该信号将自身与其他发射通道区分开来，如图 1 所示。这四个信号被组合并发送到一个公共接收器，在本系统中标记为 Rx0 .

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图 1. PLL 合成器相位调整功能允许每个数字化器 IC 的第一个发射通道在整个子阵列中对齐。 （来源：Analog Devices）

获得所有接收通道的同时接收数据，然后允许用户应用互相关技术并确定这四个发射通道之间的复相位偏移，ΦTxOffset。 PLL 合成器 IC 内部包含一个以 ƒ 频率运行的压控振荡器 (VCO) VCO_PLL。

测得的相位偏移 ΦTxOffset 然后与所需的 PLL 相位调整 ΦPLL_Adj 和 RF 频率 ƒ 相关 承运人：

使用此公式，可以将 PLL 合成器相位调整一个新的已知量，以在所有电源周期的所有数字化仪 IC 之间建立一个公共传输基线，如图 2 所示。图 2 中所示的每个通道的空心圆圈对应于第一个电源循环，而所有其他实心点对应于随后的电源循环。从该图中可以看出，所有数字化仪 IC 的第一（和第二）信道化器的校准发射相位偏移是相位对齐的。在这种情况下，每个数字化器 IC 的第二个通道器也对齐，因为系统中的每个 DAC 使用两个通道器。

在前面部分讨论的 MCS 例程之前添加此 PLL 合成器相位调整步骤，从而通过强制系统采用相同的采样时钟 - SYSREF 相位关系，在系统内的所有感应热梯度中创建确定性相位，这表现为发送所有数字化仪 IC 的对齐基线。

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图 2. 通过调整 PLL 相位，用户可以对齐所有数字化仪 IC 的第一个发送通道。 （来源：Analog Devices）

图 3 显示可以通过每个 PLL 合成器芯片上的温度测量单元 (TMU) 检测到感应热梯度。从图 3 左下角的蓝色轨迹可以看出，通过向系统施加不同的风扇气流，故意引起整个平台的温度变化很大。然而，使用每个 IC 的 PLL 相位调整表明，无论施加到电路板上的气流如何，当强制每个数字化器 IC 的第一个发射通道化器与每个通道对齐时，每个接收和发射通道的校准 NCO 相位偏移是确定性的。其他。尽管在不同的电源循环期间对电路板施加了不同的热梯度，但通过观察图 3 顶部两个图中相同颜色点的紧密簇可以揭示这一点。

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图 3. 与 PLL 相位调整功能结合使用的 MCS 功能展示了所有接收和发送通道的上电相位确定性，而与平台上感应的热梯度无关。 （来源：Analog Devices）

图 3 右下角显示的是轮询的数字化器 IC 寄存器，它显示了在应用 PLL 合成器相位偏移后测得的 SYSREF-LEMC 相位关系。请注意左下图中的橙色轨迹，PLL 合成器相位调整完全补偿了由不同感应热梯度导致的任何测量的非零 SYSREF 相位。

已经测量了许多频率，所有这些频率都显示出确定性的接收和发送相位。为本文选择的特定频率如图 4 所示，选择的频率是为了在使用参考时钟或 LEMC 的非整数倍数时在许多感应热梯度上证明 MCS。

图 4. 选择本文中使用的 RF 频率来演示在各种时钟源（包括参考时钟和 LEMC 的非整数倍）上的 MCS 功能。 （来源：Analog Devices）

可扩展到多个子阵列

本文中显示的数据主要集中在子阵列级别的 MCS 性能上，但也需要确保这些同步功能可以在更大的阵列级别和跨多个子阵列实现。为了实现这种更高级别的同步，需要一个阵列级时钟树来确保对第 1 部分中图 1 中所示的每个子阵列的 SYSREF 请求同步到达每个子阵列的时钟缓冲器 IC。然后，根据此标准，每个子阵列可以发出所需的 SYSREF 和 BBP 时钟，如前所述，以便这些信号在整个更大阵列的同一采样时钟周期内到达子阵列数字化器 IC 和 BBP。这种阵列级时钟树要求分配给每个子阵列的时钟具有实现同步 SYSREF 请求分配到每个下游子阵列时钟芯片 IC 所需的延迟调整块。通过这种方式，连接到多个子阵列的多个BBP最终是同步的。

系统级校准算法

虽然前面部分中显示的 MCS 算法确实为每个接收和发射通道提供了上电确定性相位，但由于通道间 RF 前端走线长度的任何差异，这些相位不一定在 RF 域内的所有通道上相位对齐.因此，虽然MCS算法确实简化了阵列校准过程，但仍然需要进行系统级校准程序来对齐系统内每个RF通道的相位。

因此，除了执行 MCS 算法外，还需要开发一种有效的系统级校准算法。本文的系统级校准方法利用特定的基带波形，完全独立，无需任何外部设备。本文中描述的系统能够将单独的基带波形注入平台上的每个通道化器。利用这种能力，由每个发射信道化器的一个周期脉冲组成的基带波形被注入到子阵列中，如图 5 的左下角所示。因此，每个发射信道化器只输出一个脉冲。然而，波形在所有发射信道化器上交错排列，因此整个系统一次只输出一个周期脉冲。所有发射通道化器的输出在 RF 域内合并，然后拆分并发送回所有接收通道，如图 5 顶部所示。 最后，对所有接收通道执行同步接收数据捕获并保存数据到一个 4096×16 的矩阵，其中 4096 是为所有 16 个接收通道收集的样本大小。

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图 5. 系统级校准算法与 MCS 结合使用，可快速实现系统中所有接收和发送通道的对齐。 （来源：Analog Devices）

然后沿着第一列（对应于 Rx0）对该数据进行垂直分析，以定位 Tx0 通道化脉冲，如图 5 右下角的顶部子图所示。 在识别 Tx0 脉冲后，所有其他脉冲位置都是已知的并且计算每个脉冲上升沿的复相位并将其保存到一个 1×16 的向量中，该向量对应于整个系统中所有传输通道中存在的测量相位偏移。有了这些知识，并使用 Tx0 作为基线参考，然后根据测量的偏移量修改所有发射通道的复相位。

类似地，由于相同的组合信号被发送到所有接收通道，然后沿矩阵水平分析数据（查看所有接收通道）。然后相对于 Rx0 测量所有接收通道的复相位，并将其保存到与系统中存在的测量接收相位偏移相对应的 1×16 矢量中。然后在整个子阵列中调整接收 NCO 复数相位，以使所有通道相对于 Rx0 进行相位对齐，如图 6 中所有 16 个接收通道的同相 (I) 和正交相位 (Q) ADC 代码所示。可能会注意到，虽然图 6 中的曲线对齐所有通道，但它不一定对齐所有通道的幅度。然而，使用现在这些数字化仪 IC 上的片上有限脉冲响应 (FIR) 滤波器，人们可以替代地实现跨通道的幅度和相位对齐，而无需分配耗电的 FPGA 资源来实现相同的结果。

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图 6. 借助 MCS 和独立的系统级校准算法实现 16 通道接收 I&Q 相位对齐。 （来源：Analog Devices）

该系统级校准算法目前在 MATLAB ^® 中实现 大约需要三秒钟才能完成。但是，如果以硬件描述语言 (HDL) 实现，则可以进一步减少校准时间，同时保持完全独立的算法。此外，通过依赖 MCS 算法，如果系统频率和幅度在启动时已知，用户可以从查找表加载相位偏移值，而无需进行此系统级校准方法中描述的测量。在这种情况下，系统级校准方法可用于填充在工厂校准期间保存到查找表中的相位偏移。

结论

使用四颗 ADI 公司的 AD9081 MxFETM IC 作为子阵列的主干，证明了成功的 MCS 工艺。借助四个 ADF4371 PLL 合成器内的相位调整模块，可以补偿整个平台的热梯度。 HMC7043 时钟 IC 用于分配 JESD204C 接口所需的 SYSREF 和 BBP 时钟。 AD9081 中的 MCS 算法允许简化系统级校准，并为系统中存在的多个频率和热梯度提供上电确定性相位。还提出了一种高效的系统级校准算法，用于在工厂校准期间填充 LUT，从而显着缩短系统启动时间。该平台如图 7 所示，称为 Quad-MxFE。该系统可从 Analog Devices 购买。这项工作适用于任何相控阵雷达、电子战、仪器仪表或 5G 平台中存在的任何多通道系统。

图 7. Quad-MxFE 平台可从 ADI 购买。 （来源：Analog Devices）

参考资料

1 德尔琼斯。 “JESD204C 入门：新功能和其中适合您的内容 - 第 1 部分。” 模拟对话 ，卷。 2019年6月53日第2期。

2 德尔琼斯。 “JESD204C 入门：新功能和其中的内容——第 2 部分。” 模拟对话 ，卷。 2019年7月53日第3期。