Zynq SoC 设计的协同仿真：加速硬软件验证

异构系统级芯片 (SoC) 如 Xilinx Zynq-7000 和 Zynq UltraScale+ MPSoC，将高性能处理器系统与尖端可编程逻辑融合。这种集成让设计师构建平衡 CPU 驱动控制与 PL 基础低延迟流水线的系统——理想用于图像处理、工业自动化、实时信号处理。

PS 到 PL 连接建立在一套内存映射高级可扩展接口 (AXI) 链路上，支持主从角色，实现运行在 ARM 核心上的软件与 FPGA 织物中自定义逻辑间稳健双向通信。

当 PS 处理配置或控制时，处理器上通用 AXI Master 写入 PL IP 核内寄存器，控制其行为。数据密集型任务——如从 PL 向 PS 内存流式传输视频帧——使用高性能 AXI 接口，需更复杂软件设置 DMA 传输、管理缓冲区一致性。

验证 PS-PL 交互极具挑战。2015 年嵌入式市场调查将调试列为首要设计挑战，强调需要更好验证工具。总线功能模型可提供初步健全性检查，但常缺乏验证真实软件驱动和应用所需深度。全功能模型存在但可能成本高昂。

传统验证分割流程：各模块孤立验证，首块硬件到手后才将 PS 与 PL 缝合。软件团队通常跑 QEMU（开源模拟 ARM 架构的虚拟机）检查 Linux 内核是否带必要驱动和设备树条目。逻辑团队则排序命令模拟软件发起事务确认 PL 功能。

两种方法都错失真实 PS-PL 握手，使微妙集成 Bug 难以发现、后期修复成本高。开发板可提供权宜，但实机调试需插桩逻辑、重新生成比特流、冒行为漂移风险。

硬软件协同仿真提供主动解决方案：在量产板存在前并发验证，大幅削减调试时间和成本。也给设计师寄存器状态和跨域流量完全可见性，加速缺陷检出。

协同仿真要求逻辑仿真器与软件仿真平台通信。Aldec Riviera-PRO (2017.10) 引入桥接器连接 Riviera-PRO 与 QEMU，允许基于 Linux 的 Zynq 软件在同一仿真周期内与 HDL 同步运行。

桥接器利用 SystemC 事务级建模 (TLM) 暴露 QEMU 与 Riviera-PRO 间 AXI 通道，实现双向数据交换。工程师可在 Riviera-PRO 内用 HDL 断点、数据流追踪、代码覆盖率分析等高级调试技术，软件侧在 QEMU 用 GDB 单步内核和驱动代码。

因在 QEMU 中运行将部署于目标设备的同一 Linux 内核，开发者早早确认所有必要模块和配置文件就位，减少后期意外。

为演示工作流，考虑放置在 PL、通过通用 AXI 接口连 PS 的 PWM IP 核。软件配置寄存器设占空比 0%-100%，然后触发核心。孤立验证核心会错失 PS 发起的控制路径；完整协同仿真确保 Linux 应用运行时脉冲宽度正确生成。

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