Silicon Labs发布5G就绪Si539x抖动衰减器 全集成基准晶振
Silicon Labs扩展Si539x抖动衰减器家族,推出内嵌全集成基准晶振的器件。结果是可靠、高性能方案,为次世代高速网络简化PCB布局。
超越56G PAM-4 SerDes抖动规格40%裕度
针对100/200/400/600/800G系统严苛参考时钟需求,新Si539x器件在尖端以太网交换机SoC、PHY、FPGA、ASIC中56G PAM-4 SerDes严格抖动规格基础上提供超40%裕度。亦为新兴112G SerDes技术奠基。
预筛选晶振与环境鲁棒性
集成晶振预筛选活动度下降,经严格温度、冲击、振动、老化测试,确保宽环境包络一致运行。其严格指定结构缓解温度诱导漂移,甚至在风扇加热系统中。
先进封装免疫声学发射干扰
因晶振置于先进封装内,Si539x系列提供卓越声学发射(AE)免疫——PCB热梯度或机械应力产生的微妙噪声。外置晶振更易受AE诱导频率误差影响,而Si539x受保护设计随时间保持稳定频率响应。
缩减35% PCB占板与时钟树芯片化
为构建高端口数光/以太网线卡的架构师,集成基准缩减PCB占板超35%。移除单独晶振禁布区允许更密时钟布线、简化设计流程。
每款Si539x器件可在高达12路差分时钟输出生成100Hz至1028MHz任意频率,消除单独时钟发生器/缓冲器需求。这种"片上时钟树"方法移除离散时钟树累加抖动,贯穿系统交付清洁低抖动时序。
嵌入式
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