设计基于 J-K 触发器的异步四位加计数器
前文考察了配置为两位二进制逆序计数 (11 → 10 → 01 → 00) 的单个 J-K 触发器。要构建正向递增计数器，必须分析正向计数模式并确定如何互连多个触发器。
二进制计数器依赖二分频。设为翻转模式的 J-K 触发器是理想选择。级联多个此类触发器可生成四位二进制输出。关键挑战是连接时钟输入，使每个触发器仅在前一位从 1 变 0 时翻转。
下面是四位加计数器二进制序列。注意某位仅在低位从高翻低时才翻转。
小箭头指示位翻转时刻，标示前一位 1→0 跃变。
用四个设为始终翻转的 J-K 触发器，可将每个时钟输入连到前级触发器 Q 输出。用负边沿触发（气泡符号），前级 Q 下降沿在正确时刻触发次级触发器。
四位“加”计数器
由周期振荡器驱动的波形显示预期加计数行为。第一触发器 (Q0) 每个时钟上升沿翻转，时钟占空比不必正好 50%——电路对任何脉冲形状均可靠。
每输出位用一 J-K 触发器，消除了用时钟本身作输出时对对称时钟信号的要求。
第二种方法，用正边沿触发触发器，则以前级 Q′ 输出作时钟。因 Q′ 恒为 Q 补，Q 上 1→0 跃变在 Q′ 产生 0→1 跃变，提供所需正边沿。
替代四位“加”计数器
将 Q′ 输出视为第二组位，计数器可同时在 Q 上产生加计数序列、在 Q′ 上产生减计数序列。
同时加/减计数器
所有这些级联触发器设计均遭受毛刺效应。传播延迟累积导致最高有效位 (MSB) 滞后最低有效位 (LSB)。在 0111 → 1000 等跃变中，输出经 0110、0100、0000 后才稳定 1000，产生瞬态虚假计数。
异步计数器电路缺点：传播延迟
毛刺表现为短暂状态级联变化，在多路复用器或存储器地址解码等时序关键应用中可能成问题。
选通信号计数器电路
为缓解毛刺，许多电路用选通或使能信号。使能与时钟相连，使下游器件仅在计数器输出稳定时响应。对有效低使能，器件在时钟脉冲高电平期间禁用，这与翻转活动重合。
确保时钟高电平周期超过最大毛刺延迟，保证使能仅在计数器完全稳定后激活。
异步计数器电路缺点：速度受限
因传播延迟累加，异步计数器运行频率不能超过最慢级加所有前级延迟之和。这限制最大工作频率，使同步计数器成为高速设计首选。
这些局限推动同步（无毛刺）计数器架构发展，将在后续探讨。
复习
- 加计数器可用正边沿触发 J-K 触发器时钟接前级 Q′ 输出，或负边沿触发接 Q 输出构建。两种情况 J、K 均接高。
- 所有级联触发器计数器呈现毛刺效应，产生瞬态虚假计数；此类计数器称异步或毛刺计数器。
- 选通使下游电路仅在计数器输出稳定时工作，防止毛刺引起错误。
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