运放输入阻抗深度解析：定义、意义、计算与理想模型

Op-Amp(运算放大器)是高增益直流耦合电压放大器，单端输出、差分输入，是模拟电路基石。输入阻抗表征输入端口电压-电流关系，是选型、设计反馈网络、信号源匹配的核心参数。本文澄清芯片级/电路级阻抗差异、共模/差模定义、理想模型、实测计算方法，并解释“输入阻抗无穷大/输出阻抗为零”的物理本质。

芯片级 vs 电路级输入阻抗：概念辨析

芯片级(器件固有)：芯片内部差分输入级(通常为差分对)呈现的等效阻抗。
电路级(闭环有效)：加入反馈网络、外围元件后，信号源“看进去”的等效阻抗。

反馈拓扑(负反馈/正反馈)、外部元件值直接重塑电路级输入阻抗。设计时必须区分：

• 数据手册给的是芯片级参数
• 仿真/实测/系统匹配关心的是电路级有效阻抗

两大输入阻抗定义

• 差模输入阻抗 (Zid/Zdiff)：两反相/同相输入端之间的等效阻抗
• 共模输入阻抗 (Zicm+/Zicm-)：每个输入端对地(公共参考)的等效阻抗

典型值：10⁵~10¹² Ω (JFET/CMOS输入可达TΩ级)，以电阻性为主，并联寄生电容 3-25pF。高阻抗特性使运放成为近似理想电压控制电压源(VCVS)。

为什么输入阻抗要高？

运放工作于电压分压模型：

Vin_actual = Vsource × Zin / (Rs + Zin)

• Zin ≫ Rs → Vin_actual ≈ Vsource (信号无损传递)
• Zin 过低 → 信号源内阻分压严重，微弱信号被“加载”衰减，甚至无法建立有效输入

负反馈可将同相输入有效阻抗提升至GΩ/TΩ级；反相输入虚短机制使有效阻抗≈输入电阻R1(通常kΩ级)，设计时须权衡。

输出阻抗：对偶视角

输出阻抗(Zout)表征：输出端口在供电负载电流时，电压下降的程度。类比电池：空载电压>带载电压，差值/电流=内阻=输出阻抗。

实测示例

• 空载输出：6V / 0mA
• 接60mA负载：5.99V / 60mA
• Zout = (6 - 5.99) / (0.06 - 0) = 0.167 Ω

低输出阻抗 = 强驱动能力 = 大电流下电压稳定 = 近似理想电压源。

阻抗匹配原则

• 源端(运放输出)阻抗 ≪ 负载端阻抗 → 电压分压损失最小、功率传输效率高
• 反之则电压塌陷、增益下降、甚至振荡

理想运放阻抗模型

实际器件：输入阻抗有限(有微弱偏置电流nA-pA级)，输出阻抗非零(通常<100Ω)。

输入/输出阻抗计算与实测方法

小信号增量法 (ΔV/ΔI)

Zin = ΔVin / ΔIin ，Zout = ΔVout / ΔIout

施加小扰动测量响应，避开大信号非线性区。

电压分压法 (电路级有效阻抗)

已知源内阻Rs，测量开路电压Vsource与加载后输入电压Vin：

Zin = Rs × Vin / (Vsource - Vin)

戴维南等效法 (输出阻抗标准测量)

Zout = Voc / Isc

• Voc：输出开路电压
• Isc：输出短路电流(需限流保护，或用两点负载法)

基于输出端口伏安特性线性区近似。

两端口网络完整方程组

Vin = Vsource × Zin / (Rs + Zin) ……(1)

Vload = Vout × Rload / (Rload + Zout) ……(2)

Vout = Aol × Vin (开环) 或 闭环增益公式

联立求解系统全链路电压传递。

为什么理想输入阻抗无穷大？

阻抗本质是阻碍电流流动。理想运放输入端零电流流入/流出(无偏置电流)，因此对电压源呈现开路状态(阻抗∞)。允许电压信号“被感知”而不“被加载”，实现真正的电压模式放大。

实测：偏置电流通常<10nA (双极型)、<1pA (CMOS/JFET)，折算阻抗>GΩ。

为什么理想输出阻抗为零？

理想运放输出端电压恒定不随负载电流变化。无论接何种负载，输出电压由输入/反馈决定，不受输出级内阻分压影响。等效于理想受控电压源。

实测：典型输出阻抗 10-100Ω (带负反馈后有效输出阻抗可降至mΩ级)。

工程设计速查表

结语

输入阻抗高、输出阻抗低，是运放作为“电压放大器”核心地位的物理基础。理解芯片/电路双层级阻抗、共模/差模区分、负反馈重塑机制、实测计算方法，才能在信号链设计中游刃有余。计算卡壳？选型纠结？欢迎联系我们获取仿真模型、参考设计与选型工具支持。