Verilog 核心要点速览

所有行为代码写在 module 和 endmodule 内。无论打算创建什么数字设计，都放在 module 块中。可定义端口允许信号作为 input 进入或作为 output 离开。

模块

下面空模块叫 testbench。命名随意，但须字母数字且可含下划线 _。

module testbench;
endmodule

再看另一模块。有几个信号 (d, clk, rstb) 声明为输入，q 声明为输出。

module dff (input d, clk, rstb, output q);
endmodule

数据类型

看过模块样子，再看模块内可放什么，以 testbench 模块为例。Verilog 主要两种数据类型：

reg
wire

reg 数据类型用于保持值如变量，而 wire 类似电线，必须持续驱动。通常 wire 用于连接多个模块和其他信号。

module testbench;
reg d;
reg rst_b;
reg clk;
wire q;
endmodule

赋值

Verilog 有三大基本块：

`always` @ (condition)	条件满足时总是执行
`initial`	仿真开始时仅执行一次
`assign` [LHS] = [RHS]	RHS 变化时 LHS 更新

编写 Verilog 需牢记几条规则：

reg 只能在 initial 和 always 块中赋值
wire 只能通过 assign 语句赋值
initial/always 块有多条语句时须用 begin .. end 包裹

module testbench;
reg d;
reg rst_b;
reg clk;
wire q;
initial begin
    d = 0;
    rst_b = 0;
    clk = 0;
    #100 $finish;
end
always begin
    #10 clk = ~clk;
end
endmodule

注意上例：

initial 块多行故用 begin 和 end
信号 d、rst_b、clk 在 initial 块赋值，因它们是 reg 类型
initial 块内代码在 0ns 即仿真开始时执行
always 块无条件将像 C 语言无限循环
# 表示时间延迟。#10 告诉仿真器推进 10 时间单位
clk = ~clk; 翻转时钟值，因前有 #10，时钟每 10 时间单位翻转一次
$finish 结束仿真。本例运行 100 时间单位后退出

Verilog initial 块：用途、语法与不可综合特性掌握 Verilog generate 块：动态模块实例化与条件化设计

Verilog