VHDL变量详解：实用示例与可靠设计规则

VHDL中变量行为类似C变量：赋值后值即时可用，直至下次赋值才变。这使其成进程内临时存储与过程计算理想选择。

VHDL使用变量关键规则

• 变量局限于声明它的进程内。
• 每进程拥有自身变量集；不可跨进程共享。
• 在process关键字与begin关键字间声明变量。
• 赋值用:=算子。
• 一旦赋值，变量即刻持有新值供同进程后续语句使用。

最后一点——即时赋值——常是困惑源头。下方简例演示变量如何拼接两信号驱动case语句。

VAR_CASE : process (i_clk) variable v_Choices : std_logic_vector(1 downto 0); begin v_Choices := i_select_1 & i_select_2; -- 拼接 case v_Choices is when "00" => o_data <= "0001"; when "01" => o_data <= "0010"; -- 为简洁省略其它分支 end case; end process VAR_CASE;

片段中，v_Choices拼接后即刻可用于case语句，展示变量即时更新特性。

为更深说明，考虑下面架构用两信号副本跟踪计数器。虽两信号看似相同，仅r_Var_Copy1在复位前达5，因r_Var_Copy2赋值时计数器已在同一时钟周期内复位。

library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity variable_ex is port ( i_clk : in std_logic; o_done : out std_logic ); end variable_ex; architecture rtl of variable_ex is signal r_Done : std_logic := '0'; signal r_Var_Copy1 : natural range 0 to 5 := 0; signal r_Var_Copy2 : natural range 0 to 5 := 0; begin EX_VAR : process (i_clk) variable v_Count : natural range 0 to 5 := 0; begin if rising_edge(i_clk) then v_Count := v_Count + 1; r_Var_Copy1 <= v_Count; if v_Count = 5 then r_Done <= '1'; v_Count := 0; else r_Done <= '0'; end if; r_Var_Copy2 <= v_Count; end if; end process EX_VAR; o_done <= r_Done; end rtl;

观察此行为仿真用简单测试平台。切换时钟监控o_done输出。ModelSim中记住变量仅在仿真器变量显示选项启用时出现在波形窗口。

library ieee; use ieee.std_logic_1164.all; entity variable_ex_tb is end variable_ex_tb; architecture behave of variable_ex_tb is component variable_ex port ( i_clk : in std_logic; o_done : out std_logic ); end component variable_ex; constant c_CLK_PERIOD : time := 10 ns; signal r_CLK : std_logic := '0'; signal w_DONE : std_logic; begin UUT : variable_ex port map ( i_clk => r_CLK, o_done => w_DONE ); r_CLK <= not r_CLK after c_CLK_PERIOD/2; end behave;

此例突显变量与信号行为差异：r_Var_Copy1达5，r_Var_Copy2永不达5，因变量在信号赋值前已复位。