MOS 晶体管六大主要漏电机制详解
漏电流显著增加功耗，尤其是器件缩小至更低阈值电压时。本文考察现代 MOS 晶体管中六种最常见漏电路径。
在短沟道 MOSFET 中，以下漏电机制占主导：
- 反偏 p-n 结漏电
- 亚阈值漏电
- 漏极诱导势垒降低 (DIBL)
- 阈值电压翻滚
- 温度依赖性
- 栅极氧化层隧穿（直接和 Fowler-Nordheim）
- 热载流子注入栅氧化层
- 栅极诱导漏极势垒降低 (GIDL)
- 穿通漏电
熟悉基本 MOSFET 工作原理有助于理解各机制的细微差别。
1. 反偏 p-n 结漏电
正常工作时，MOSFET 的漏极-源极和衬底结处于反偏。这些结的漏电源于少数载流子漂移/扩散和雪崩产生。其大小取决于掺杂浓度和结面积。在重掺杂区，带间隧穿 (BTBT) 成为主导漏电路径，特别是在电场超过 10⁶ V/cm 时。
图 1. MOS 晶体管反偏 p-n 结中的带间隧穿。来源：K. Roy 等，“深亚微米 CMOS 电路中的漏电流机制与降低技术”，IEEE Proc., vol. 91, no. 2, 2003 年 2 月。
2. 亚阈值漏电
当栅极电压低于阈值电压 (Vth) 但高于零时，晶体管工作在弱反型区。少数载流子仍然存在，当 |VDS| > 0.1 V 时，整个电压降发生在漏极-衬底结，产生扩散主导电流。
漏极诱导势垒降低 (DIBL)
短沟道器件中，漏极和源极耗尽区重叠，降低源极处势垒。这使载流子即便在 VGS < Vth 时也能注入沟道，增加亚阈值漏电。DIBL 在高漏极电压下更显著。
阈值电压翻滚
缩短沟道会降低 Vth，因为耗尽区进一步伸入沟道，实际上减少了形成反型层所需的栅极电压。更低的 Vth 直接放大亚阈值电流，其大致按 1/Vth 缩放。
温度依赖性
高温降低 Vth 并增加载流子热速度，导致亚阈值漏电升高。设计师指定温度余量时必须考虑此效应。
3. 栅极氧化层隧穿漏电
超薄栅氧化层 (≤ 1.5 nm) 产生足够强电场，使电子从衬底隧穿至栅极或反之。两种主要隧穿机制：
- Fowler-Nordheim 隧穿——电子穿越三角势垒。
- 直接隧穿——电子穿越梯形势垒。
图 2. 平带 (a)、正栅偏 (b)、负栅偏 (c) 条件下 MOS 晶体管能带图。
图 3. (a) 三角势垒 Fowler-Nordheim 隧穿；(b) 梯形势垒直接隧穿。
4. 热载流子注入
源极-沟道结附近的高电场可将载流子加速至超过 Si/SiO₂ 带偏移的能量。这些热载流子穿越界面进入栅氧化层，导致漏电逐渐增加并最终引起器件退化。
图 4. 热载流子从沟道注入栅氧化层的能带图。
5. 栅极诱导漏极势垒降低 (GIDL)
在 p 型衬底 NMOS 中，负栅压在栅氧化层界面累积空穴，使表面掺杂更重。这在漏极-衬底界面形成薄耗尽区，增强电场。高场触发雪崩倍增和 BTBT，产生少数载流子被驱动进入衬底，增加漏电。
图 5. (a) 漏极-衬底界面薄耗尽区；(b) 通过雪崩和 BTBT 机制的 GIDL 电流流向。
6. 穿通漏电
当漏极和源极耗尽区完全重叠，二者间势垒崩塌。穿通效应允许源极载流子直接穿越衬底并可能到达漏极，形成显著漏电路径。
理解这六种漏电机制对设计低功耗、高性能 MOS 器件至关重要。欢迎在下方评论进一步讨论。
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