优化 CMOS 图像传感器中的低光 INL：分析与仿真

随着对更高分辨率图像传感器的需求增加，像素间距已经减小，以在相同的传感器尺寸内容纳更多的像素。为了以相同的帧速率读取，必须同时读取多行。这需要每个像素间距有多个模拟数据转换器 (ADC)。因此，ADC 间距进一步减小，需要更紧凑的布局。寄生耦合的可能性增加，表现为电串扰。在单斜率 ADC 架构中，ADC 具有一些共享的公共网络，包括电源、接地、偏置和斜坡。大量 ADC 同时进行转换可能会导致这些共享网络出现反冲。这可能会导致非理想性，其中之一就是非线性。

图 1. 列并行读出架构。 （图片来源：Forza Silicon）

除了传统的非线性源之外，由于 ADC 的阵列尺寸更大且更密集，阵列级效应变得更加明显。这些可能会导致线性图出现下降，校正起来很繁琐并且需要多个校正曲线。传统上，光学黑列用于行噪声校正和偏移消除。由于它们都具有相似的信号电平，因此它们会同时转换并对共享网络造成干扰。这会在图像的较暗区域产生非线性，这对于人眼来说更为明显。此外，黑暗中 ADC 转换次数可能会根据场景而变化。因此，扰动的大小会发生变化，并且更难以纠正。因此，最好从源头上解决问题。

单斜率 ADC 和线性度

图 2. 典型的单斜率 ADC。使用 CDS 操作读取像素列总线。 （图片来源：Forza Silicon）

列并行 ADC 架构和单斜率 ADC 原理图分别如图 1 和图 2 所示。 ADC 使用相关双采样 (CDS) 来读取像素电压。自动归零（AZ）相对于像素重置电平完成。斜坡保持在固定参考电平，并对像素 TG 电平进行采样。在这种情况下，将该电平与范围从高到低的斜坡信号进行比较。当斜坡信号与TG电平相同时，产生锁存脉冲。

该脉冲用于锁存计数器值，该计数器值是与像素信号相对应的所需数字代码。在 ADC 阵列中，每列总线有一个 ADC。电源、接地、偏置和斜坡由阵列中的所有 ADC 共享。因此，在读取特定行时，这些共享网络上的任何干扰（由 ADC 阵列各部分同时转换时的反冲引起）对于所有 ADC 来说都是常见的。传统上，光学暗列被添加在有源像素阵列的一侧，以校正任何行噪声或固定偏移。

线性度衡量测量输出与理想输出之间的差异。它以积分非线性 (INL) 的形式进行量化。 CMOS图像传感器中的典型INL源包括像素输出源跟随器、VLN电流源、斜坡、ADC前端的采样电容器和前置放大器。像素源极跟随器对 INL 的贡献主要是由于体效应，随着源极电压的增加，器件的阈值电压也会增加。这称为暗信号（图 3）。 VLN 电流随着 VLN 器件的漏极-源极电压的变化而变化（沟道长度调制）。 VLN 电流的变化会影响像素输出源极跟随器的跨导 (gm)，使其增益信号相关 (1)，其中 Rs 是 VLN 的输出阻抗。

图 3.源极跟随器及其输出所产生的体效应。 （图片来源：Forza Silicon）

使用共源共栅 VLN 电流源有助于减少沟道长度调制的影响。然而，这会产生减少像素信号可用范围的副作用，因为 VLN 器件可能会在亮信号电平下脱离饱和状态。由于斜坡发生器中电流源的电阻有限，斜坡是 INL 的另一个主要来源，特别是在暗信号电平下。最后，在 ADC 中，INL 的主要来源是采样电路和前置放大器。采样电路INL是由于开关的信号相关电阻和采样电容的信号相关电容而产生的，从而影响像素复位电平和像素TG电平的建立误差。

低光 INL 的来源和可能的解决方案

如第 2 节所述，所有 ADC 共享电源/接地、偏置和斜坡。如果大量 ADC 同时进行转换，共享网络上将会出现反冲。由于 CDS 用于消除像素和 ADC 的随机偏移，因此相同信号电平的转换非常接近。因此，如果多个 ADC 转换相同的信号电平，则会导致 INL 显着回冲。这种效应在暗信号区域更为突出，其中像素和 ADC 的时间噪声主导光子散粒噪声。转换较亮信号电平的 ADC 具有更多散粒噪声，并且不会同时转换，这会导致更分散的反冲。除了光学黑色列之外，暗信号区域中转换的 ADC 数量也可以根据场景而变化。干扰还具有空间分量，靠近干扰源的 ADC 会经历较大的反冲，从而导致较大的 INL。因此，INL 在幅度和空间分布上都将依赖于场景，这在后处理中很难纠正。因此，降低芯片上的 INL 是可取的。

该公式解释了 VLN 电流的变化会影响像素输出源极跟随器的跨导 (gm)，使其增益信号相关 (1)，其中 Rs 是 VLN 的输出阻抗。 （图片来源：Forza Silicon）

斜坡是 INL 的主要来源。由于斜坡斜率的干扰，转换有源阵列的 ADC 在低光照水平下的 INL 图中会出现凸起。由于来自寄生在斜坡分布路由上的 RC 的低通滤波器，在距离源较远的 ADC 中，干扰的幅度将会减小。斜坡上的干扰是由前置放大器输出转换通过寄生电容到斜坡的反冲效应引起的。由于 ADC 间距较小，需要更紧密的布线，从而使隔离斜坡变得更加困难。

图 4. 前置放大器中的米勒电容。 （图片来源：Forza Silicon）

如果攻击者的比例增加，根据场景的不同，回扣也会增加。在为 ADC 列创建布局时，应仔细考虑斜坡布线。寄生耦合的另一个来源是前置放大器输入 MOSFET 的 CGD（图 4）。这些器件被设计为具有较大的 W 和 L 以减少闪烁噪声，因此具有较大的相关电容。在前置放大器上使用共源共栅配置有助于减少电容的米勒效应。

另一个干扰源是比较器偏置。干扰可能来自于偏置本身，也可能来自于其所参考的电源/接地。这是由电流源的 CGD 引起的（即与前置放大器相同的机制）。电源/接地干扰是由比较器输出切换时突然的 IR 下降引起的。由于电流不可忽略，IR 压降水平可能会变大，特别是当许多 ADC 同时转换时，或者当电源和接地的阻抗很大时（例如，由于金属层数量有限）。

图 5. 由于转换时间差异导致 ADC 转换变化。 （图片来源：Forza Silicon）

由于当前的趋势是在相同的图像传感器格式和更高的帧速率下转向更高分辨率，ADC 间距一直在减小，以适应更多 ADC 并达到规范。但由于传感器的尺寸也没有调整，电源和接地网络的布线并没有得到相同的改善。 IR 压降会导致比较器偏置的 VGS 发生变化，从而导致受害 ADC 比较器的电流发生变化。反过来，偏置电流上的噪声会改变比较器的转换时间，这可以表现为非线性（图 5）。

对于更快的 ADC 计数速率，非线性变得更加重要，这用于减少有效行时间以实现高帧速率。为了减少干扰，有多种选择。首先，可以增加偏置发生器的驱动强度以降低偏置节点的阻抗，这将有助于更快地解决干扰。其次，可以减少同一电源域上的快速开关门的数量，这有助于减少电源/接地上的 IR 压降。这是通过将这些设备移至不同的电源域来实现的。还应仔细考虑尽量减少电源/接地布线电阻。

另一种方法是减少故障对受害 ADC 的影响。这可以通过单独采样每个 ADC 中的偏置电压来实现。因此，扰动不会通过偏置网络传播；电源/接地上的任何干扰都将反映在采样的偏置电压上，从而保持相同的 VGS。应适当注意采样帽的尺寸，以便电源/接地干扰不会改变 VGS。对比较器偏置电压进行采样的一个代价是会引入 kTC 噪声。由于比较器在信号链中位于前置放大器之后，因此 kTC 对输入参考 ADC 时间噪声的影响通常可以忽略不计。

图 6.INL 仿真测试台。在此图中，ADC 阵列分为九个部分。 （图片来源：Forza Silicon）

为了研究这种效应，对 ADC 阵列进行了建模并绘制了 INL。所有电源、接地、偏置和斜坡的路由电阻均在仿真测试台中建模。参考（斜坡和偏置）是水平布线的。电源和接地线是水平和垂直布线的。 ADC 阵列通过将其划分为多个部分并使用 m 因子进行建模。在决定对阵列建模所需的部分数量时要特别小心，以便可以在合理的运行时间内模拟任何与电源/接地相关的变化。测试台中还包含暗柱。 ADC 是 RC 提取的，因此可以在结果中看到寄生电容的影响。电源和接地的垂直布线经过仔细建模，以代表传感器中的实际布线。测试台的设置使阵列的一部分保持在固定的暗信号电平。阵列中其余 ADC 的输入被扫至其 INL 图。比较每个部分的线性以确定是否存在任何空间模式。测试平台框图如图6所示。

图 7.INL 图比较。 （图片来源：Forza Silicon）

修改前后的仿真结果如图 7 所示。INL 图适用于信号范围的前 25%。原始结果显示 INL 图，未进行任何修改。接下来的两张图显示了经过上一节中提到的修改后的 INL。在一个图中，比较器偏置未被采样，而在另一种情况下，比较器偏置被采样。可以看出，当比较器偏置采样时，INL 显着改善。

本文提出了一种用于预测 ADC 阵列中的低光非线性的分析和仿真方法。 INL 的传统来源已广为人知，但随着像素阵列分辨率的提高以及 ADC 间距的减小，额外的阵列非线性源已变得突出。多个可能的源可能会影响 ADC 阵列中的公共网络，其中最突出的是斜坡和偏置。提出了减少这种干扰的方法，这需要一些仔细的设计选择。还提出了一种识别源的方法，该方法需要对 ADC 阵列进行仔细建模。模拟结果显示，低代码级别的 INL 有所下降，从而改进了后续修改。

本文由 Forza Silicon Corporation（加利福尼亚州帕萨迪纳）的高级模拟设计工程师 Jatin Hansrani 撰写。如需了解更多信息，请访问此处。