优化CMOS图像传感器低照度非线性：分析与仿真

随着对高分辨率图像传感器需求增加，像素间距缩小以在相同传感器尺寸容纳更多像素。为保持同帧率读出，必须并发读取多行。这需要每像素间距多个模数转换器（ADC）。ADC间距进一步缩小，要求更紧凑布局。寄生耦合可能性增加，表现为电串扰。单斜率ADC架构中，ADC共享一些公共网络，含电源、地、偏置和斜坡。更多ADC同时转换可导致这些共享网络回冲。这会引起非理想性，之一是非线性。

图1. 列并行读出架构。（图片来源：Forza Silicon）

除传统非线性源，因ADC阵列尺寸更大更密，阵列级效应更显现。可导致线性度图下陷，校正繁琐需多条校正曲线。传统上用光学黑电列校正行噪声和偏移抵消。因信号电平相似，同时转换在共享网络引入干扰。可在图像暗部产生非线性，人眼更敏感。此外，暗部ADC转换数随场景变化。结果干扰幅度变化使校正更难。因此最好从源头消除问题。

单斜率ADC与线性度

图2. 典型单斜率ADC。像素列总线用CDS操作读取。（图片来源：Forza Silicon）

列并行ADC架构和单斜率ADC原理图见图1、2。ADC用相关双采样（CDS）读取像素电压。自动归零（AZ）相对于像素复位电平完成。斜坡保持固定参考电平，采样像素TG电平。此电平与高到低范围斜坡信号比较。斜坡信号与TG电平相同时刻，产生锁存脉冲。

此脉冲用于锁存计数器值，即对应像素信号的期望数字码。ADC阵列中每列总线有一ADC。电源、地、偏置、斜坡由阵列所有ADC共享。结果，这些共享网络上任何干扰——由ADC阵列段同时转换引起回冲——读取特定行时对所有ADC共同存在。传统上在有效像素阵列侧添加光学暗列校正行噪声或固定偏移。

线性度测量实测输出与理想输出差异。用积分非线性（INL）量化。CMOS图像传感器典型INL源含像素输出源极跟随器、VLN电流源、斜坡、ADC前端采样电容、前置放大器。像素源极跟随器对INL贡献主因体效应，源极电压增大增加器件阈值电压。称作暗信号（图3）。VLN电流随VLN器件漏源电压变化（沟道长度调制）。VLN电流变化影响像素输出源极跟随器跨导(gm)，使增益信号相关（1）其中Rs为VLN输出阻抗。

图3. 源极跟随器及其输出体效应。（图片来源：Forza Silicon）

使用级联VLN电流源有助减少沟道长度调制效应。但副作用是减少像素信号可用范围，因VLN器件亮信号电平可能脱离饱和。斜坡是另一主要INL源，特别是暗信号电平，因斜坡发生器电流源有限电阻。最后在ADC中，主要INL源为采样电路和前置放大器。采样电路INL因开关信号相关电阻和采样电容信号相关电容，影响像素复位电平和TG电平建立误差。

低照度INL源头与解决方案

如第2节所述，ADC共享电源/地、偏置、斜坡。若大量ADC同时转换，共享网络发生回冲。因CDS用于抵消像素和ADC随机偏移，同电平转换邻近发生。结果若多ADC转换同电平，显著回冲导致INL。此效应在暗信号区域更显著，因像素和ADC时间噪声主导光子散粒噪声。转换亮信号电平ADC有更多散粒噪声不同时转换，导致回冲更分散。除光学黑列外，暗信号区域ADC转换数随场景变化。干扰也有空间分量，靠近干扰源ADC经历更大回冲，导致更大INL。结果INL在幅度和空间分布上均场景相关，后处理极难校正。片上降低INL故可取。

此公式解释VLN电流变化影响像素输出源极跟随器跨导(gm)，使增益信号相关（1）其中Rs为VLN输出阻抗。（图片来源：Forza Silicon）

斜坡是主要INL源。转换有效阵列ADC在低光电平INL图有凸起，因斜坡斜率干扰。远离源ADC干扰幅度减小，因斜坡分布走线RC寄生低通滤波。斜坡干扰由前置放大器输出跃变经寄生电容耦合至斜坡引起。因ADC间距小需更紧凑走线，隔离斜坡更难。

图4. 前置放大器米勒电容。（图片来源：Forza Silicon）

若侵略者比例随场景增加，回冲增加.布局ADC列时应仔细考虑斜坡走线。另一寄生耦合源是前置放大器输入MOSFET CGD（图4）。这些器件设计大W和L减少闪烁噪声，故有较大相关电容。前置放大器采用级联配置有助减少电容米勒效应。

另一干扰源是比较器偏置。干扰可在偏置本身或其参考电源/地。由电流源CGD引起（同前置放大器机制）。电源/地干扰由比较器输出切换时突发IR降引起。当许多ADC同时转换或电源地阻抗大（如金属层受限）时IR降电平可变大。

图5. 跃变时间差异导致ADC转换变化。（图片来源：Forza Silicon）

因趋向同尺寸传感器更高分辨率和更高帧率，ADC间距减小以容纳更多ADC达标。但因传感器尺寸未同步调整，电源地走线电阻未同比例改善。IR降导致受害ADC比较器偏置VGS变化，改变比较器电流。偏置电流噪声改变比较器跃变时间，表现为非线性（图5）。

更快ADC计数率（用于减少有效行时间达高帧率）使非线性更显著。减少干扰有多选项。一、增加偏置发生器驱动强度降低偏置节点阻抗，助干扰快速建稳。二、减少同电源域快速开关门数量，助减少电源地IR降。通过将这些器件移至不同电源域实现。也应仔细考虑最小化电源地走线电阻。

另一方法减少故障对受害ADC影响。可通过在每个ADC单独采样偏置电压实现。结果干扰不通过偏置网传播；电源地干扰将镜像在采样偏置电压上，维持相同VGS. 需妥善确定采样电容尺寸使电源地干扰不改变VGS. 采样比较器偏置电压权衡是引入kTC噪声. 因比较器在信号链跟随前置放大器，kTC对输入推荐ADC时间噪声影响通常不显著。

图6. INL仿真测试平台. 图中ADC阵列分九段。（图片来源：Forza Silicon）

为研究此效应，建模ADC阵列绘制INL. 仿真测试平台建模所有电源、地、偏置、斜坡走线电阻. 参考——斜坡和偏置——水平走线. 电源地水平垂直走线. ADC阵列建模为分段用m-factor. 仔细决定段数建模阵列以合理运行时间模拟电源地相关变化. 暗列也包含测试平台. ADC经RC提取以在结果中见寄生电容效应. 电源地垂直走线仔细建模代表传感器实际走线. 测试平台设定阵列一段固定暗信号电平. 其余ADC输入扫描绘INL图. 比较各段线性度确定空间模式. 测试平台框图见图6.

图7. INL图对比。（图片来源：Forza Silicon）

修改前后仿真结果见图7. INL图为前25%信号范围. 原始结果显示无修改INL图. 接下来两图显示前述修改后INL. 一图未采样比较器偏置，另一图采样比较器偏置. 可见采样比较器偏置时INL显著改善.

本文呈现预测ADC阵列低照度非线性分析仿真方法. 传统INL源充分理解，但像素阵列分辨率提高ADC间距相应减小，额外阵列非线性源变突出. 多可能源影响ADC阵列公共网，最显著斜坡和偏置. 提出减少干扰方法，需仔细设计选择. 也提出识别源头方法，需仔细建模ADC阵列. 仿真结果显示低码值INL下陷随修改改善.

本文由Forza Silicon Corporation（加州帕萨迪纳）高级模拟设计工程师Jatin Hansrani撰写. 更多信息请访问此处.