Verilog `ifdef 条件编译详解：宏控制代码包含与排除
语法形式
`ifdef和`ifndef实现条件编译，可嵌套。`ifdef FLAG：宏定义时包含代码至`else或`endif。`ifndef FLAG：宏未定义时包含。三种风格：仅`ifdef、带`else、带`elsif链。
设计实例：可选复位端口
模块my_design用`ifdef INCLUDE_RSTN包裹rstn端口及复位逻辑。测试平台同理条件实例化端口。编译时通过命令行+define+INCLUDE_RSTN控制是否包含复位功能。实验对比有无宏定义时的端口列表差异。
`ifdef/`elsif 与 `ifndef/`elsif 行为对比
`ifdef MACRO1...`elsif MACRO2：无宏定义无输出；定义MACRO1显示对应消息；定义MACRO2显示另一消息。
`ifndef逻辑相反：无宏定义显示MACRO1消息；定义MACRO1无输出；同时定义两者显示MACRO2消息。
嵌套 `ifdef 复杂示例
多层嵌套`ifdef/`elsif/`ifndef/`else，演示不同宏组合下的编译包含路径。关键规则：父宏未定义时，嵌套宏定义不生效（如无FLAG时NEST1_A/WHITE定义不触发嵌套代码编译）。
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