如何在 VHDL 中创建时钟进程

绝大多数 VHDL 设计使用时钟逻辑 ，也称为同步逻辑 或顺序逻辑 .时钟进程仅由主时钟信号触发，而不是在任何其他输入信号发生变化时触发。

时钟逻辑的基本构建块是一个称为触发器的组件 .它有不同的变体，在本教程中，我们将重点介绍带负复位的正沿触发触发器：

触发器是一个采样保持电路，这意味着它会在时钟信号的上升沿到达时将值从输入复制到输出。然后输出保持稳定在采样值，直到时钟的下一个上升沿，或直到产生复位信号。

这篇博文是基本 VHDL 教程系列的一部分。

所有时钟进程同时触发，并将立即读取它们的输入。同时，他们将输出上一次迭代的结果。时钟信号有效地在数据流中创建时间步长。这使得设计人员可以管理创建复杂、深入的逻辑。他或她可以将算法的动作分解为在时钟周期发生的事件。

触发器或触发器数组有时称为寄存器 ，是一样的。

时钟进程的敏感度列表通常只包含时钟信号。这是因为时钟进程仅由时钟信号的侧翼触发，其他输入信号根本不会使其唤醒。

这是使用同步重置创建时钟进程的模板：
process(Clk) is begin if rising_edge(Clk) then if nRst = '0' then <reset all output signals here> else <main logic here> end if; end if; end process;

运动

在本视频教程中，我们将学习如何在 VHDL 中创建时钟进程：

触发器 testbench 的最终代码：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity T17_ClockedProcessTb is
end entity;

architecture sim of T17_ClockedProcessTb is

    constant ClockFrequency : integer := 100e6; -- 100 MHz
    constant ClockPeriod    : time    := 1000 ms / ClockFrequency;

    signal Clk    : std_logic := '1';
    signal nRst   : std_logic := '0';
    signal Input  : std_logic := '0';
    signal Output : std_logic;

begin

    -- The Device Under Test (DUT)
    i_FlipFlop : entity work.T17_FlipFlop(rtl)
    port map(
        Clk    => Clk,
        nRst   => nRst,
        Input  => Input,
        Output => Output);

    -- Process for generating the clock
    Clk <= not Clk after ClockPeriod / 2;

    -- Testbench sequence
    process is
    begin
        -- Take the DUT out of reset
        nRst <= '1';

        wait for 20 ns;
        Input <= '1';
        wait for 22 ns;
        Input <= '0';
        wait for 6 ns;
        Input <= '1';
        wait for 20 ns;

        -- Reset the DUT
        nRst <= '0';

        wait;
    end process;

end architecture;

触发器模块的最终代码：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity T17_FlipFlop is
port(
    Clk    : in std_logic;
    nRst   : in std_logic; -- Negative reset
    Input  : in std_logic;
    Output : out std_logic);
end entity;

architecture rtl of T17_FlipFlop is
begin

    -- Flip-flop with synchronized reset
    process(Clk) is
    begin

        if rising_edge(Clk) then
            if nRst = '0' then
                Output <= '0';
            else
                Output <= Input;
            end if;
        end if;

    end process;

end architecture;

我们按下运行后 ModelSim 中的波形窗口，并在时间轴上放大：