新的基于机器学习的工具提供自动化芯片设计流程优化

毫无疑问，随着客户要求更多的功能、更小的设备和更低的功耗，芯片设计变得越来越复杂。为了满足这一需求，工程师们变得超负荷工作，需要支持以跟上需求和及时的产品开发。

为了解决这个问题，Cadence Design Systems 推出了一种新工具，该工具使用机器学习 (ML) 来驱动 Cadence RTL-to-signoff 实施流程，提供高达 10 倍的生产力和 20% PPA（功率、性能和面积） ) 改进实施。其全新的 Cerebrus Intelligent Chip Explorer 提供了比传统的人工驱动设计探索更高效的现场和云计算资源管理能力；并提高跨多个节点和多个终端应用（包括消费者、超大规模计算、5G 通信、汽车和移动设计）的 PPA 和生产力。

Cadence 产品管理组总监 Rod Metcalfe 在 Embedded.com 的简报中说：“这是第一个使用机器学习的全流程数字优化工具。这很重要，因为随着设计复杂性的增加，芯片设计需要更多的功能和智能，但可用于执行这些任务的工程师数量有限。我们仍然看到设计师进行手动流程开发并在循环中进行迭代以实现他们的设计目标：这需要大量的工程工作并且不可扩展。这就是 Cerebrus 的用武之地，它使用大规模计算来提高设计自动化的生产力。”

Metcalfe 举了一个例子，Cerebrus 只需要一名工程师在 10 天内集中改进设计流程，自动改进 5 纳米移动 CPU 的 PPA（见下图）。

另一个更高级别的示例是自动布局规划优化，如下图所示：

使用像 Cerebrus 这样基于 ML 的工具的影响是，设计团队有一种自动化的方式来重用历史设计知识——以前他们会在每个新项目的手动重新学习上花费过多的时间。因此，Cadence 表示，Cerebrus 通过机器学习驱动的数字芯片设计标志着 EDA 行业革命，工程团队有更大的机会在他们的组织中产生更大的影响，因为他们可以卸载手动流程。随着行业不断转向高级节点以及设计规模和复杂性的增加，Cerebrus 将帮助设计人员更有效地实现 PPA 目标。

该工具的早期客户认可来自瑞萨电子和三星代工厂。

瑞萨电子共享研发 EDA 部门数字设计技术部门主管 Satoshi Shibatani 表示：“为了有效地最大化使用新兴工艺节点的新产品的性能，我们工程团队使用的数字实施流程需要不断更新。自动化设计流程优化对于以更高的吞吐量实现产品开发至关重要。 Cerebrus 凭借其创新的 ML 功能和 Cadence RTL-to-signoff 工具提供了自动化流程优化和平面图探索，将设计性能提高了 10% 以上。”

与此同时，在三星代工厂，其设计技术副总裁 Sangyun Kim 表示：“随着我们不断部署最新的工艺节点，我们的设计技术协同优化 (DTCO) 计划的效率非常重要。 .作为我们与 Cadence 长期合作伙伴关系的一部分，Samsung Foundry 在多个应用程序中使用了 Cerebrus 和 Cadence 数字实施流程。我们观察到，与数月的手动工作相比，在短短几天内，一些最关键的块的功耗降低了 8% 以上。此外，我们正在使用 Cerebrus 进行自动化布局规划配电网络大小调整，这使最终设计时序提高了 50% 以上。

Cerebrus 的主要功能和优势是：

• 强化机器学习 ： 快速找到人类工程师可能不会自然尝试或探索的流程解决方案，从而提高 PPA 和生产力。
• ML 模型重用 ：允许将设计学习自动应用于未来的设计，从而缩短获得更好结果的时间。
• 提高生产力 ：让单个工程师同时为多个模块自动优化完整的 RTL 到 GDS 流程，从而提高整个设计团队的工作效率。
• 大规模分布式计算 ：提供可扩展的本地或基于云的设计探索，以加快流程优化。
• 易于使用的界面： 强大的用户驾驶舱允许交互式结果分析和运行管理，以获得对设计指标的宝贵见解。

Cerebrus 是更广泛的 Cadence 数字全流程的一部分，与 Genus 综合解决方案、Innovus 实施系统、Tempus 时序签核解决方案、Joules RTL 电源解决方案、Voltus IC 电源完整性解决方案和 Pegasus 验证系统无缝协作，为客户提供快速路径设计闭合性和更好的可预测性。