Cadence推出ML驱动Cerebrus工具：芯片设计生产力提升10倍、PPA改善20%

芯片设计快速演进——客户要求更多功能、更小面积、更低功耗，复杂度攀升新高。工程师日益捉襟见肘，难按时交付。Cadence Design Systems推出Cerebrus智能芯片探索器，机器学习（ML）驱动工具优化全流程RTL到签核。

Cerebrus宣称跨消费电子、超算、5G、汽车、移动设计等广泛应用，设计生产力最高提升10倍，功耗性能面积（PPA）改善20%。方案结合本地和云算力，自动化传统上需数十工程师数月手动迭代的工作。

“这是首个全流程数字优化ML工具，”Cadence产品管理组总监Rod Metcalfe说。“设计复杂度增长迫使工程师手动迭代，不可扩展。Cerebrus利用海量算力简化自动化，解锁更高生产力。”

Metcalfe强调案例：单工程师仅10天自动收敛改进型5nm移动CPU设计，PPA自动提升。

另一用例展示自动化布局优化，带来显著时序和功耗增益。

通过复用历史设计知识，Cerebrus消除重复手工学习，释放工程师专注高影响任务。Cadence称此为EDA“革命”，定位工具为应对先进节点和不断攀升设计复杂度团队的必备利器。

早期采用者含Renesas和Samsung Foundry。Renesas柴田聪指出Cerebrus自动化流程优化交付设计性能超10%提升。Samsung Foundry金相允报告关键模块功耗降超8%、时序改善50%，仅用数天。

Cerebrus与Cadence更广数字全流程套件无缝集成——含Genus综合、Innovus实现、Tempus时序签核、Joules RTL功耗、Voltus IC电源完整性、Pegasus验证——为客户提供快速、可预测的设计收敛路径。

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