理解逻辑信号电压电平：TTL与CMOS对比

逻辑门输入电压

逻辑电路设计为两个离散电压电平表示二进制值：“高”（逻辑1）接近供电电压，“低”（逻辑0）接近地。理想世界中这些电平精确位于供电轨，但现实中晶体管压降和负载效应使信号通常落在0V与供电电压之间。

TTL门输入电压容限

TTL器件以标称5V供电（±0.25V）。完美TTL“高”应为5.00V，“低”0.00V，但实际阈值更宽容：

• 低输入容限： 0V至0.8V
• 高输入容限： 2V至5V

相应输出保证：

• 低输出范围： 0V至0.5V
• 高输出范围： 2.7V至5V

0.8V至2V间电压落入“不确定”区——TTL厂商不承诺门如何反应此类输入。

TTL噪声容限

噪声容限是保证输出摆幅与可接受输入窗口间的缓冲。对TTL：

• 低电平容限：0.8V − 0.5V = 0.3V
• 高电平容限：2.7V − 2V = 0.7V

这些容限保护级联时接收门不误读弱输出。

CMOS门输入电压容限

CMOS器件亦典型5V供电，阈值更锐利但容限更宽：

• 低输入容限： 0V至1.5V
• 高输入容限： 3.5V至5V

输出保证更紧：

• 低输出范围： 0V至0.05V
• 高输出范围： 4.95V至5V

CMOS噪声容限

CMOS门低高电平噪声容限均达1.45V——超TTL最大0.7V两倍以上——使其对尖峰干扰更具韧性。

更高工作电压下的噪声容限

与TTL不同，CMOS可从5V工作至15V（某器件甚至18V）。更高供电轨扩展安全输入输出窗口：

这些数字为厂商最坏情况规格；实践中许多CMOS门容忍比列出更高“高”信号和更低“低”信号。

电压阈值

不确定输入带内存在精确阈值电压，决定门将信号解读为0或1。对大多数器件此阈值为最高保证低输入与最低保证高输入间的单一过渡点。

带交流噪声的输入

交流噪声叠加直流逻辑电平时，门可能在单一阈值附来回翻转，产生易变输出——模拟比较器运放亦见此问题。

施密特触发器

解决方案是正反馈，创建两个不同阈值：上升沿（VT+）和下降沿（VT–）。此滞回确保输入在决策点抖动时输出稳定。

施密特触发器门中的滞回

施密特触发器门原理图中以小滞回符号标记。内置正反馈增强抗噪免疫，使其成嘈杂环境理想选择。

同一系统中混用TTL与CMOS技术

两家族可共享5V供电，但TTL输出在高电压运行时常不及CMOS输入阈值，反之亦然。失配可导致逻辑错误。

TTL与CMOS组合电路示例

考虑TTL与非门驱动CMOS反相器，均5V供电：

• TTL低输出（0V–0.5V）舒适落在CMOS低输入范围（0V–1.5V）。
• TTL高输出（2.7V–5V）可能落入CMOS不确定区，误判为低风险。

在TTL输出加上拉电阻可将高电平拉至供电轨，确保稳固CMOS高。

开集电极TTL门配CMOS门

开集电极TTL输出可由上拉电阻驱动至任意电压，含10V。结果高电平等于上拉供电，完美匹配该电压下运行的CMOS输入。

CMOS输出驱动TTL输入的问题

同5V供电时，CMOS输出典型安全驱动TTL输入，因CMOS高电压在TTL高输入窗内。但CMOS器件若跑5V以上，其高输出将超TTL高输入上限，潜在损坏TTL门。

使用开集电极反相器电路

离散NPN晶体管可模拟开集电极反相器，允许CMOS高（>5V）安全转为TTL低，CMOS低转TTL高。逻辑反相，系统设计须考虑此点。

可选上拉电阻让晶体管关断时TTL输入悬空高，匹配TTL默认高态。

相关练习：

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