优化高速PCB布线以最小化EMI影响
EMI机制与解决方案
EMI三要素：干扰源、传输路径、敏感设备。明确易解与难解因素，在布局、布线、接地中加以考虑。
布局
按功能分区，敏感单元重点关注。原则：
a. 高速电路考虑引脚分布参数，引脚分布电容对高速时钟至关重要，分布电感可能导致振荡。布局高密度、缩短引线长度，利于后续布线、降低EMI。
b. 模拟与数字器件分区布局。数字信号谐波丰富，干扰模拟信号，需谨慎处理。
c. 时钟单元是高速电路核心，等效噪声源，不可置于PCB边缘，应置中心，大幅降低EMI。
布线
低成本下尽量扩大地平面降低EMI。严控成本时需慎重考虑层数与叠层序列。信号分类布线：高速/低速分开。考虑噪声源抑制、阻抗匹配（高速信号失配必致反射降低可靠性）、网表等。
布线基本原则
1) 避免突变：禁止直角走线（图1），拐点圆滑过渡防反射。关键信号不跨分区，常见跨分区为跨电源分区。
2) 模拟数字分区布线，地/电源线加宽（地>电源>信号）。信号线遵循3W原则，多层板内层遵循20H原则，可避免70% EMI。模拟敏感线可包地处理。
3) USB2.0等高速差分线耦合布线，保证参考面完整，差分线不走板边。
回路
回路不可避免，每个回路相当天线。减少回路数量与面积，明确信号流向，高速信号回路面积最小化。最常见回路为去耦电容电源回路（图2）。
左图去耦电容远离芯片形成大回路EMI明显；右图紧贴芯片回路极小，抑制EMI。原则：
1) 信号线任意两点间仅一条路径。
2) 用地平面保证信号回路无阻隔。
PCB地线
1) 区分数字地、模拟地、系统屏蔽地。磁珠/电容隔离数模地，数字地与大地直接连接。
2) 允许条件下加宽地线。
3) 地线形成闭合回路，增强抗干扰、降低系统间电位差。
滤波设计
高速PCB电源/信号线可加滤波：磁性滤波器件、EMI滤波器、去耦电容。
去耦电容选择
1) 平滑电源、增强抗干扰。常用陶瓷电容（高稳定、高精度、小体积、低ESR）。容值1μF-100μF，耐压按电路定。
2) 贴近器件放置。
磁性器件选择
分电感与磁珠。电感用于电源端，磁珠用于信号线间。选型考虑饱和参数（饱和会烧毁）、质量因素Q与DCR。信号线常串联磁珠增强EMI抑制。
EMI滤波器选择
共模干扰重灾区：电源输入、信号输出。对策：共模电感、压敏电阻、LC电路、专用EMI滤波器。高速数字接口（USB、HDMI）传输必须考虑EMI。
信号反射
传输线特性阻抗Z₀与负载阻抗ZL不匹配产生反射。传输延迟大于信号边沿时间10%时，走线呈传输线效应。反射导致过冲、下冲、振铃（图5）。
避免振铃设计原则见表1。
| 信号边沿时间(ns) | 信号线长度(inch) |
| 5 | 8.6 |
| 4 | 6.9 |
| 3 | 5.1 |
| 2 | 3.4 |
| 1 | 1.7 |
EMI测试
设计完成后必须测试发现问题再改进。测试包括方法、设备、位置。方法按全项执行；不达标用频谱仪定性；需定量用专业设备；最佳在暗室测试。
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