高速PCB布局实战技巧：打造可靠设计的关键法则

大多数PCB设计始于正确验证的原理图。随后必须将原理图设计转化为最终PCB。常见情况是：即使原电路设计经过精心设计，PCB仍无法工作。即使原理图通过仿真验证，仿真也无法考虑PCB布局细节带来的不可预见误差源。使用更新、更高速元件及其更高时钟频率时尤为如此。此外，器件间数据传输速率持续增加，面临相同误差源。这些速度提升使PCB布局固有的微小电容和电感值导致设计的PCB实现失效。

除了确保PCB功能正常，对设计辐射噪声容忍度和贡献辐射噪声量的额外要求，对最终设计获批至关重要。因此，开发包含高速信号的下一个PCB应用时，必须高度重视缓解电磁干扰问题。

高速信号示例包括时钟信号和高速通信端口。遵循一些简单规则，即可改善下一个设计的信号完整性和电磁干扰水平——无需复杂数学模型或繁琐昂贵的仿真工具。本文将展示多条可遵循的简单规则，确保您下一个高速信号设计成功。

背景知识

本节讨论高速布局误差源及相关概念，下节提供缓解这些误差源的通用规则。

1. 电磁干扰（EMI）与电磁兼容性（EMC）

电磁干扰是干扰设备运行的射频噪声。电磁兼容性指限制设备发射的电磁干扰水平。所有设备都发射一定程度的EMI并同时吸收一定量EMI。PCB设计师目标应是将两者降至合理水平。值得注意的是，FCC和CISPR标准规定了设备允许发射的EMI水平。

2. 时钟信号

驱动微处理器和通信端口的时钟信号理论上应为完美方波，但现实并非如此。它们实际上是名义时钟频率信号与高于时钟频率的谐波频率信号的组合。因此，设计中使用的时钟频率及其上方谐波频率均须考虑EMI。

3. 传输线

高频下，传输线效应甚至在PCB板级也开始显现。当信号线频率导致其波长与相关PCB走线同数量级时，应考虑走线特征阻抗以防止阻抗失配引起反射。广义上，PCB设计师必须花时间匹配走线阻抗与其连接的收发器阻抗。使用微带线（定义宽度走线覆盖电源平面）或带状线（定义宽度走线夹在两电源平面间）是控制PCB级传输线阻抗的常用方法。

收发器常具有高阻抗输入。此时连接走线必须以匹配其连接传输线特征阻抗的方式终端。有几种常见终端技术，超出本文范围，留待读者自行研究。

4. 串扰

当两条走线相邻时，它们通过感性和容性耦合（通常称为串扰）相互影响，可能导致一方破坏另一方运行。消除此类噪声最基本方法是增加走线间距。串扰也可通过电源平面抑制来缓解。

5. 差分信号

处理通信路径噪声的另一方法是使用差分信号。差分信号电位幅度相等、极性相反。因此，两条走线负责在器件间传输信号，信号值由两走线电位差决定，而非单个走线绝对电位。这使差分信号对串扰免疫，并有效免疫辐射噪声。

6. 回流电流与回路面积

高频布局中必须考虑信号回流路径。直流电路回流路径为最低电阻路径，但交流信号回流路径为最低阻抗路径。结果是高频信号回流路径将紧贴该信号走线。通常信号走线布线在接地平面上时回流路径差异非问题，但若信号走线下方接地平面断裂则成问题。结果是信号回流路径断裂形成回路。回路必须避免，因其为更有效的EMI辐射体，将负面影响设计EMC。

实用设计技巧

简要讨论高速信号噪声源后，进入具体布局技巧。

着手下一个高速PCB设计前，首先审视设计整体需求。关键问题：系统最高频率？是否需要微带线或带状线达到设计要求的噪声抑制水平？设计中敏感信号有哪些？PCB制造商最小公差要求？设计功能组间是否有敏感互连？掌握这些答案后，可确定板级叠层与构成的总体视图。

1. 板级叠层

新电路设计最基本考量之一是PCB叠层。若无敏感信号需防护，标准双层PCB可能足够。若需将信号布为带状线，需6层叠层。4层PCB也是良好折中选项。

另一考量：若能使电源平面极其接近，可减少设计中小值去耦电容需求。最后，若能将高速信号源和汇点在PCB上靠近布置，可消除这些信号相关EMI和EMC的主要部分。

2. 电源平面与地平面

高速设计最基本要求是实现完整地平面。包含完整电源平面也大有裨益，但要求基于四层或更高叠层。将信号走线紧贴电源平面布置也有益处，这也应指导最终设计叠层选择。

分割电源平面部分时，须记住高速信号回流电流遵循最低阻抗路径而非电阻。切勿在高速信号源和汇点间打断其回流路径。若必须分割地平面，尽量不在分割处布设信号走线。若必须跨越，考虑用0Ω电阻沿信号走线重新连接地平面。简言之，设计中尽可能使用均匀完整的地平面和电源平面。

3. 其他主题

去耦电容对为高频信号创建低阻抗地/电源路径至关重要。通常需要多种不同值电容跨频率范围抑制高频噪声。放置电容时，将最小值电容放置在最靠近被保护器件处，然后依次放置更大值电容。同时确保电容置于器件与其去耦的电源平面之间，确保器件确实被电容去耦。

其他通用技巧：

• 圆角走线可降低信号辐射EMI电平。因走线突变导致电容升高并引起高速信号反射。
• 为最小化信号走线间串扰（含不同层间），确保它们以直角交叉。
• 避免信号走线过孔。过孔改变走线特征阻抗并可能导致反射。若差分信号走线必须用过孔，考虑在两条走线均放置过孔，确保其影响在两走线中相等。
• 考虑过孔产生的短桩效应。考虑用盲孔/埋孔替代常规过孔。
• 分布式时钟方案考虑延迟。避免分支，匹配时钟到连接器件走线长度。通常建议使用时钟驱动器。

参考资源
• 嵌入式应用系统高速PCB设计研究
• 高速PCB设计差分等长处理与仿真验证
• 高速PCB图像平面设计方法
• 高速PCB设计信号完整性挑战及解决方案
• 高速PCB布局中信号反射抑制方法
• 高速数模混合电路信号完整性分析与PCB设计
• PCBCart全功能PCB制造服务 - 多种增值选项
• PCBCart高阶PCB组装服务 - 单片起订