什么是 VHDL？硬件描述语言实用指南

VHDL（VHSIC Hardware Description Language）是一种专用计算机语言，用于建模、设计和验证数字集成电路。不同于 Java 或 C++ 等通用编程语言，VHDL 不用于构建软件应用，而是描述电子硬件的结构和行为。

VHDL 事件驱动且支持并行执行，非常适合捕捉处理器或其他数字逻辑内部的并行操作。因此 VHDL 可用于指定最终成为 CPU、FPGA 或 ASIC 的逻辑。

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观察上图。CPU 芯片内部，众多数字电路（中间部分）执行算术、控制和数据移动任务。这些电路通常用原理图（右侧）表示。但创建集成电路的第一步是用文本格式定义逻辑电路图——VHDL 登场。

综合

工程师编写 VHDL 描述电路期望行为，综合工具将该行为描述转换为具体网表——电路的门级表示。此过程称作综合，填补抽象设计与物理实现的鸿沟。

成功综合产出的网表可在原理图编辑器中查看，提供门和互连的可视化映射。

网表定义逻辑连接，但未指定元件在硅片或 FPGA 织物上的物理位置。布局布线（PAR）阶段解决此问题：将网表元素分配到目标器件的物理资源并布线连接。本质上是大规模优化难题，PAR 工具自动求解。

成功 PAR 后，网表包含针对特定器件的布局布线数据。FPGA 可编译成配置比特流；ASIC 则进入后续制造步骤。

VHDL 是强大的专用编程语言，让工程师能描述、分析和生成集成电路的数字逻辑。掌握 VHDL，你能设计从简单逻辑门到复杂 CPU 和高性能 FPGA 的一切。

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