IBM在SPIE展示七大突破推动7nm以下芯片发展

2015年IBM联手GLOBALFOUNDRIES与三星发布功能7nm测试芯片时，预期年内量产就绪。如今半导体产业加速，IBM正规划7nm节点之后的次世代路径。

今年国际光学与光子学会（SPIE）先进光刻会议上，IBM发表七篇论文，阐释驱动7nm节点过渡的技术进展，均聚焦极紫外（EUV）光刻。

实现亚纳米晶体管尺寸与原子级互连，要求图案化技术兼具高分辨率与工艺效率。EUV提供单次曝光方案，超越早期光刻分辨率极限。七篇SPIE演示聚焦EUV掩膜设计、光刻胶化学、工艺集成——7nm及未来节点可靠制造的三大基石。

面向7nm以下节点的设计意图优化

Michael Crouse、Nicole Saulnier、Derren Dunn演证：布线几何微调可显著改善EUV印刷性。图1展示优化掩膜形状如何在7nm阈值下实现连续未断线，降低电学变异性、提升良率。

图1：二维金属布线对比度优化。此改进可稳健印刷比7nm节点小20-30%的特征，显著降低物理与电学变异性。

探索新型EUV掩膜堆栈

Martin Burkhardt模拟覆盖全元素周期表，识别可在不变更EUV光学前提下提供更高对比度的掩膜材料。用这些先进合金制备掩膜，可在维持现有EUV基建前提下实现7nm以后无缝缩放。

量化线边缘与线宽粗糙度

Ravi Bonam提出测量最小化EUV印刷线条粗糙度的综合方法。其工作锁定产出最平滑特征的工艺条件，直接改善可制造性与芯片性能。

增强光刻胶-硬掩膜界面

Dario Goldfarb研究EUV光刻胶与无机硬掩膜间化学作用。通过定制表面相互作用——图2展示——实现光刻胶在硅硬掩膜上首次可靠图案化，这是将EUV图案转移进衬底的关键步骤。

图2：先前与无机硅硬掩膜不兼容的EUV光刻胶，经表面定制后成功图案化。

聚合物刷粘附层

Indira Seshadri展示薄聚合物刷可作为EUV印刷特征与衬底间粘附促进层。此法在蚀刻中保持设计保真度，确保最小特征尺寸高良率。

降低复合EUV薄膜缺陷密度

Luciana Meli呈现系统缺陷检查工作流，识别7nm及以下所需低缺陷率所需的材料与工艺改进。

亚30nm特征单次曝光图案化

Anuja De Silva演示30nm及以下布线电路EUV单次曝光图案化——推向7nm节点之外的尺寸。图3展示从首个7nm能力到次世代的跨越，凸显进展与剩余挑战。

图3：集成成像与材料创新使IBM能生产7nm节点以后所需特征尺寸。

一颗7nm芯片在指甲盖大小区域集成200亿晶体管，为数据分析、认知计算、下一波移动应用提供前所未有性能。SPIE呈现的研究推动行业迈向稳健单次曝光EUV工艺，铺平持续缩放与性能增益之路。

2017 SPIE IBM其他演示

• 面向7nm以下节点的设计意图优化：DTCO与EUVL随机缓解技术交叉 — Michael Crouse, Nicole Saulnier, Derren Dunn
• EUV光刻替代掩膜堆栈探究 — Martin Burkhardt
• 非相干核分解TCC加速光刻成像计算 — Alan Rosenbluth
• PEALD沉积含Ti硬掩膜开发 — Anuja De Silva
• 逻辑与存储应用DSA图案化选项 — Charlie Liu
• EUV测试载体上亚60nm DSA收缩工艺电学研究与CD修正效应 — Cheng Chi
• 先进节点真实重叠对准 — Chiew‑Seng Koay
• 全有机高χ嵌段共聚物取向控制无顶涂层策略 — Dan Sanders
• 相关设计规则系统（设计弧）识别与可靠性敏感性分析 — Eric Eastman
• 面向设计技术协同优化的先进快速3D DSA模型开发与校准 — Kafai Lai
• RIE气体对光刻胶膜的意外影响 — Martin Glodde
• 混合计量与机器学习电学测试预测 — Mary Breton
• 光子波导应用RIE优化降低Si与SiN LER — Nathan Marchack
• 相变存储应用定向自组装图案化策略 — R. Bruce
• 多通道全栅极（GAA）器件工艺集成材料表征 — Raja Muthinti
• EUV光刻线边缘与线宽粗糙度综合分析 — Ravi Bonam