边沿触发锁存器：从 S-R/D 锁存器到触发器
前文考察的 S-R 与 D 锁存器仅在使能 (E) 信号有效期间响应数据输入。许多数字设计中，将锁存器响应性限制在极短间隔而非使能线保持高电平的整个持续期更有利。
边沿触发通过允许数据输入仅在使能信号从一电平跃变到另一电平的瞬间影响锁存器来实现。这个短暂窗口由脉冲检测器产生，每当使能线改变状态就产生短脉冲。
下面对比常规 D 锁存器与边沿触发 D 锁存器时序图：
第一图中，输出跟随输入 D 只要使能 (E) 保持高。E 回低后，电路保持最后状态。第二图中，输出仅在 E 从低到高跃变的短暂瞬间变化——这是正边沿触发。
负边沿触发类似但响应使能信号下降沿（高到低）：
当锁存器由时钟信号边沿上的脉冲检测器驱动时，称其为触发器而非锁存器。因此，边沿触发 S-R 锁存器成 S-R 触发器，边沿触发 D 锁存器成 D 触发器。使能输入更名为时钟 (C)，数据输入 (S、R 或 D) 称为同步，因仅在时钟边沿瞬间影响输出。
如何实现边沿触发？用几个与门将普通 S-R 锁存器转为门控锁存器很直观，但生成仅标记数字信号上升或下降沿的脉冲需专用脉冲检测器。该检测器实质是单稳态多谐振荡器，每当输入翻转产生短脉冲。
脉冲宽度由检测器内部元件决定。梯形逻辑中，极短延时的时间延迟继电器完成此功能：
半导体逻辑中，利用逻辑固有传播延迟。输入信号分两路；一路经一门或串联门稍作延迟。原始与延迟信号再送入二输入门，仅在延迟信号滞后原始上升沿期间输出高。产生低-高跃变脉冲的示例电路如下：
检测下降沿，只需将最终与门替换为或非门：
有了脉冲检测器，可将锁存器转为触发器。例如，用脉冲检测器门控 S-R 锁存器使能线得 S-R 触发器：
电路仅在时钟 (C) 从低到高跃变时响应 S 和 R；否则保持锁存。同一 S-R 触发器梯形逻辑表示：
梯形图中，触点 CR3 替代原使能触点，仅在 C 与时延触点 TR1 同时闭合的短暂窗口闭合。无论门或继电器实现，S 和 R 输入除非 C 从 0 跃变到 1 否则无效。
注意 S-R 触发器无效状态仅存在于脉冲检测器允许锁存器使能的短周期内。窗口关闭后，输出锁定在置位或复位状态。这种短暂竞态——各锁存器门竞相先断言输出——确保触发器稳定在有效、互斥状态。
触发器方块符号与锁存器略异。时钟输入旁三角形指示边沿触发器件。正边沿触发器显示实心三角，负边沿器件时钟线上有气泡：
两图均为下降沿（高到低跃变）触发触发器。
复习
- 触发器是装备脉冲检测器的锁存器，仅响应时钟短暂上升或下降沿。
- 脉冲检测器可用梯形逻辑时间延迟继电器或利用传播延迟的半导体门实现。
相关工作表
- 触发器工作表
工业技术