PCB设计必避十大坑：工程师常犯错误深度解析

工程失误在所难免，切莫因犯错就否定PCB设计能力。实际上，工程师常犯错误多源于对系统效率、信号完整性、低功耗、成本控制的「过度追求」——换句话说，源于「好心办坏事」。认清这些「好心」陷阱并及时规避，对项目顺利推进大有裨益。

系统效率篇

误区1：随意更换CPU

看到100MHz主频CPU负载仅70%，想换200MHz？系统处理能力涉及多因素，通信领域瓶颈常在存储，外部访问速度低时CPU再快也是徒劳。

误区2：Cache越大系统越快

Cache提升不一定带来高性能，有时关闭Cache反而更快——数据进Cache需多次复用才能提效。通常仅开指令Cache，数据Cache即便开启也仅限部分空间。

误区3：中断比查询快

中断即时性强但不一定快。中断任务过多导致系统崩溃；频繁任务下CPU耗于中断开销，效率极低。改用查询效率大增，但查询难满足即时性需求，最佳方案是「中断中查询」。

误区4：存储接口时序无需调整

存储接口默认值按最保守参数设定，实际应用需按总线频率、等待周期合理修改。有时降频反而提效。

误区5：多CPU必增处理能力

「三个臭皮匠」对CPU不适用。CPU数量须彻底理解系统后确定，CPU间协调开销可能很大。

信号完整性篇

误区1：过度迷信仿真数据

仿真≠实物，同批次产品亦有差异。仿真无法覆盖所有可能性（特别是串扰），结果仅供参考。

误区2：数字信号边沿越陡越好

边沿越陡频谱越宽、高频能量越大、辐射越强、干扰越大、传输质量越差。应尽量选用低速芯片。

误区3：去耦电容越多越好

去耦电容虽稳定供电，但过多导致成本浪费、走线困难、上电冲动电流过大。关键在于正确选型与布局。

能耗控制篇

误区1：220V供电下忽视功耗

低功耗设计不止省电，还降低电源模块和散热成本。只考虑供电电压不足，功耗主要由电流大小和元件温度决定。

误区2：所有总线信号都需上下拉

并非所有信号都需上下拉。纯上下拉仅消耗几十μA，但驱动信号上下拉达mA级。全上下拉会在电阻上消耗大量能量。

误区3：闲置I/O接口悬空

CPU/FPGA闲置I/O受干扰会振荡成输入信号，MOS功耗取决于栅极翻转次数。最佳方案：设为输出且不接驱动信号。

误区4：忽略小芯片功耗

简单芯片功耗难估算，通常看引脚电流。如ABT16244空载<1mA，但每脚驱动60mA，满载达960mA，差异巨大。

误区5：完美匹配可消除过冲

除100BASE-T、CML等特殊信号，几乎所有信号都有过冲。匹配非必要且要求极高：TTL输出阻抗<50Ω甚至20Ω，强匹配导致电流过大、幅度过小不可用。TTL、LVDS、422等信号接受一定过冲是最佳方案。

误区6：功耗问题仅归咎硬件

硬件搭舞台，软件唱主角。芯片访问、信号翻转几乎由软件控制，优化软件能大幅降低功耗。

成本控制篇

误区1：忽视上下拉电阻精度

随意选5KΩ？市场无5KΩ标准值，最近是4.99K(1%)和5.1K(5%)，成本分别是4.7K(20%)的4倍和2倍。20%精度电阻仅有1K、1.5K、2.2K、3.3K、4.7K、6.8K等规格。1%精度反而更具性价比。

误区2：指示灯颜色随意选

红/绿/黄/橙技术成熟、价格低廉；蓝光技术相对不成熟、供货不稳、价格高4-5倍。蓝光仅用于其他颜色无法替代的视频信号指示等场景。

误区3：为追求高端滥用CPLD

用CPLD替代74系列门电路仅为「高端」，结果成本更高、生产文件更繁琐。

误区4：盲目追求最快MEM/CPU/FPGA

高速系统并非所有部分高速工作。器件提速增加成本、干扰信号完整性。

误区5：完全依赖自动布线

低要求设计依赖自动布线？自动布线导致板面积更大、过孔数倍增。线宽和过孔直接影响良率和钻头损耗，成本失控。应善用手工布线控制成本。

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