嵌入式系统高速 PCB 设计优化实战

现代电子系统向小封装、大规模、高速度发展，SLSI（超大规模集成）芯片密度激增，带来高速电路设计中互连和层叠问题。当前电子产品射频达数百 MHz 甚至 GHz，上升/下降沿极陡峭，PCB 布局规则和基板介电常数对系统电气性能至关重要。

高速 PCB 设计是当前电子产品研发关键环节，核心问题：时序、噪声干扰、EMI（电磁干扰），其解决直接关系系统正常运行。传统设计方法导致产品可靠性和成功率低，高速 PCB 设计在嵌入式应用系统研究具有高实用价值和广阔市场前景。

系统方案设计

图 1 显示嵌入式 RTU（远程终端单元）功能框架。

系统为垂直通信结构：数据采集层含电能单元、传感器单元、模拟量测量单元；数据传输层含网关，通过互联网接收工程中心指令调节采集层数据；数据处理层由 APP 监控软件实现，实时存储分析数据、生成面向用户界面的数据曲线，提升采集灵活性和管理效率。

RTU 系统硬件架构

嵌入式物联网 RTU 硬件主要包含：USB2.0、AT91SAM9263 处理器、CAN、SDRAM、Nand Flash、Data Flash、以太网控制器、时钟芯片、RS232/485 接口、电源管理、数据采集模块。

运行 Linux OS，具备更强内存和设备管理能力，实现多任务实时调度，含复杂算法和通信协议，负责网络连接、数据通信、配置采集。图 2 为本文设计的 RTU 电路板。

支持 IPv6/IPv4 双栈，实现及时性和实时能力。本地存储满足通信阻塞条件下需求。通信接口含 RS485、RS232、CAN，支持 Modbus RTU 协议，满足不同接口和通信速率要求。

RTU 系统 PCB 设计

PCB 层叠设计

PCB 层数通常 2-32 层视难度而定。本设计 6 层，依据元件封装密度高、布局走线空间小、信号频率高确定。层分布见图 3。

FLASH 和 SDRAM 采用带状线配置，走线在内层信号 1 和内层信号 2。

PCB 约束规则

高速 PCB 设计中，线间距、长度、宽度和环路相邻处理严重影响阻抗连续性和 EMI。元件布局走线质量关乎设计成败，须合理制定约束规则。

HyperLynx 具备干扰图表分析功能，IBIS 模型可精准仿真损耗传输、差分信号、随频率变化的过孔模型。布线前用 LineSim 仿真主网络，优化层叠结构和走线阻抗；仿真结果出炉前设计高速网络走线约束规则，提升设计效率。

PCB 仿真分析

高速 PCB 设计中，前端仿真用理想传输线模型，单次仿真信号线有限；后端实际 PCB 走线受过孔和平面层转换影响，仿真结果极其可靠。

核心电路设计要求：单端信号端接电阻 40-60Ω，信号线串扰阈值 165mV。为使 DM9000/DM9161 网络控制器自适应 100Mbps，差分阻抗需在 100±5Ω。用 HyperLynx 仿真 SDRAM、以太网差分线、电源完整性、EMC。

a. SDRAM 设计

带状线设计中串扰和过孔是主要时延成因。虽按 LineSim 走线规则完成，但因元件引脚多、PCB 尺寸限，问题不可避免，需用 BoardSim 多网络仿真。

仿真显示：模拟网络 EBI_D0 和 EBI_D2 串扰强度超 165mV，两网络攻击 EBI_D1，黄标区蛇形线间距不当导致耦合。增加走线间距可消除。但核心问题是为何受害网络干扰如此强？可能因端接电阻选型不当导致阻抗失配。当前确定端接电阻 43.1Ω。220MHz 激励下 EBI_D1 仿真波形见图 4。

图 4 显示 EMI_D1 传输线阻抗不连续，信号波形变形。虽不导致启动失败，但难保证运行稳定性。回到 BoardSim，应用过孔和损耗模型，将 EBI_D0 和 EBI_D1 端接电阻改为 46.9Ω。调整后串扰仿真图见图 5。

网络信号改善，EBI_D1 干扰强度明显降低。

b. 以太网差分总线设计

具备高速、3GIO 互连特性，HyperLynx BoardSim 应用超高速串行数据路径和基于差分信号总线的源同步技术，为高速 PCB 设计提供高效方案。DM9000 和 DM9161 均有两对高速差分总线：TX+/TX-、RX+/RX-，差分阻抗 100Ω。按传输理论，差分阻抗计算公式：。Z 为各信号线传输阻抗，关键影响通信距离和抗噪能力。以 DM9000 为例差分传输至 TP_E_TX+ 和 TP_E_TX-。为减少反射，信号线并联 100Ω 电阻并加过孔。

c. 电源完整性设计

图 6 为基本配电模型：电流经电源层传至各载体再到地层。

高速 PCB 设计中，须计算各单元能耗，正确分配和放大电源网络宽度。6 层电源完整性摘要：最大压降 2.1mV（约 0.06%）；最大电流密度 16.3mA/mm²（适宜范围，超 50mA/mm² 会升温影响主芯片和信号线）；增加铜宽降低电流密度，加粗信号线降低 PCB 温度。

d. 系统电磁兼容性分析

EMI 通常以有用信号为载体通过耦合传播。用 HyperLynx 分析初步设计后 PCB 辐射强度。关键信号线 D4（ARM9 与 SDRAM 间），探头位置 3m 和 10m。220MHz 激励下，可获 FCC 和 CISPR 国际标准仿真数据（图 7）。

仿真显示：近距离 PCB 辐射强，随信号频率变化。高速电路设计中需优化 PCB 抗干扰、降低噪声辐射。

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