高速PCB Layout中信号反射的抑制方法

随着电子科技的飞速发展，由IC芯片组成的电子系统正快速向大型化、微型化、高速化发展。同时也出现了一个问题，即电子系统体积的缩小导致电路布线密度的增大，而信号频率不断升高，信号的沿周转时间变短。当信号的互连延迟大于信号周转时间10%时，板上的信号引线会表现出传输线效应，使得信号反射、串扰等一系列问题日益突出。高速问题的出现给硬件设计带来了更大的挑战，如果一些从逻辑上被认为是正确的设计如果处理不当，整个设计就会失败。因此，如何解决高速电路的问题已成为决定系统成功与否的重要因素之一。

反射原理及其影响

• 反思的原则

反射的直接原因在于传输线的阻抗不兼容，导致终端对信号能量的吸收不完全。反射问题反映单网信号质量，与单网信号路径和返回路径的物理特性有关。通常，PCB走线的物理特性对传输线的影响很大，主要包括走线材料、走线宽度、走线厚度、其他走线平面与平面之间的距离以及相邻材料的介电常数。当信号沿单个网络传输时，互连线会产生瞬态阻抗变化。如果信号感受到的互连阻抗保持不变，将保持不失真。如果信号感受到的互连阻抗不断变化，就会产生失真，并在变化点产生反射。反射信号将被传输回信号的发射端，并再次被反射回来，直到随着能量的减小而缩小。最后，信号的电压和电流会变得稳定。

• 反射计算

当信号沿传输线向前传输时，随时都会感受到瞬态阻抗。如果信号感受到的阻抗是恒定的，它就会正常向前传输。只要感觉阻抗发生变化，无论什么原因都会引起反射。测量反射量的有效指标是表示反射电压与原始信号电压之间的比率的反射系数。反射系数可根据公式定义 。

式中，Z1 为变化后的阻抗，Z0 为变化前的阻抗。假设PCB布线的特性阻抗为50Ω。传输过程中遇到150Ω的电阻，反射系数为(150-50)/(150+50)=1/2（此时不考虑寄生电容和电感的影响）电阻器作为理想的纯电阻器）。该结果表明原始信号的一半能量被传回源端。如果传输信号电压为5V，反射电压为2.5V。

• 反射的影响

1）。反射造成的信号失真

如果引线没有正确端接，来自驱动端的信号脉冲将在接收端反射。当反射信号很强时，叠加的波形可能会改变逻辑条件，导致意想不到的效果，导致信号轮廓失真。当失真变得如此明显时，设计失败可能会导致大量错误。同时，失真信号对噪声更敏感，也会导致设计失败。

2）。反射引起的过冲和下冲

过冲是指第一个峰值或谷值超过电压。上升沿是指第一个峰值超过最高电压，下降沿是指第一个谷值超过最低电压。过度的过冲可能会破坏保护二极管，导致早期故障。下冲是指下一个谷值或峰值可能会产生错误的时钟信号，导致系统的误读和误写操作。

3）。振荡

振荡也是反射引起的症状。具有与过冲相同的性质，重复的过冲和下冲称为时钟周期内的振荡。这是由于反射产生的多余能量在电路中没有被及时吸收的结果。

反射抑制法

引起反射的主要因素包括路由的几何形状（宽度、长度、转弯角度）、同一网络路由平面的转换、通过连接器传输、电源和地之间的不连续性、不正确的拓扑结构和网络端的不兼容。下面将介绍主要的抑制方法。

• 系统频率提升

在可能的情况下，降低信号边沿的转换率，使传输线的反射在信号与传输线连接之前达到稳定状态。一方面，必须满足设计规范；另一方面，对于速度较慢的元件，应拾取，以避免不同类型信号之间的混合。

• 信号处理优化

由于对时序的严格要求，必须提前确定可能导致高速问题的组件和节点。必须调整有关元件布局和布线的各种要求，最终控制信号完整性的设计指标。主要处理方法包括：
1)．为了降低通孔的寄生参数，应用了相对薄的PCB板。
2）。层数应合理安排。充分利用中间层设置屏蔽层，更好地实现相邻接地，这将有效降低寄生电感，缩短信号传输长度，大大提升信号间串扰。
3)。 PCB 上信号线的几何形状应通过减少匝数和最小化布线阻抗不连续点来控制。尤其是高频电路中的布线，应采用全直线。需要转弯时，可采用折线或45°圆弧，减少高频信号的对外辐射和高频信号之间的耦合。
4)。重要信号线的走线应安排在同一平面内，以减少不必要的过孔。
5）。应确保平面完整性，以便为信号线提供低阻抗的回流路径。这旨在降低共模阻抗耦合和共模开关噪声，以减少或消除与电源系统有关的信号完整性问题。
6)。正确路由拓扑结构的应用。

布线的拓扑结构是指信号线的布线顺序和结构。在实际电路中，总是存在单个驱动源驱动多个负载且驱动源和负载符合拓扑结构的情况。不同的拓扑结构对信号的影响明显不同。通常在PCB布线中应用两种基本拓扑结构，即菊花链和start-shape拓扑，如下图1所示。

一个。菊花链

路由从驱动终端开始，依次到达各个接收终端。如果串联电阻用于改变信号特性，串联电阻的位置应靠近驱动端。在高次谐波干扰控制方面，菊花链的路由效果最好。但是，这种类型的路由具有最低的可路由性，不到 100%。在实际设计中，菊花链中的分支长度应尽可能短。这种拓扑结构的走线空间小，可以使用单个电阻来兼容终端。而且这种走线结构使得不同信号接收端的信号接收不同步。

湾。星形拓扑

这种类型的布线能够有效地避免时钟信号的不同步，但它的缺点是每个分支都需要一个终端电阻。终端电阻的阻值应与在线特性阻抗相适应。对于不同信号在接收端有同时要求的系统，星型拓扑是最合适的。

• 终止方法

信号传输路径上的特性阻抗应保持不变，即反射系数为0，即传输路径上无反射。这种情况称为阻抗兼容性。这时，信号将想法地传送到终端。通常，传输线长度应与条件兼容 。

在这个不等式中，L 是指传输线的长度； tr 为源端信号的上升时间； tpd1 是指传输线路上每个单位长度的负载传输延迟。当集成电平转换发生在反射到达远端之前，需要应用终端匹配技术。传输线的终端连接原则包括：如果负载反射系数或源反射系数为零，则反射将被消除。通常采用两种策略：源阻抗与传输线阻抗兼容，即源端接；负载阻抗与传输线阻抗兼容，即端接。

1）。源终止

源极端接主要是串联端接方法，通过在传输线上靠近源端的位置插入一个串联电阻来实现。串联电阻与驱动端的电阻值之和应等于传输线的电阻值。串联端接的原理是消除负载端的反射电压，阻止传输线的二次反射，如图2所示。

2）。结束终止

端接的主要原理是在靠近负载端的位置增加上拉或下拉电阻，以实现阻抗匹配。端接一般可分为单电阻并联端接、RC端接、戴维南端接和肖特基二极管端接，如图3所示。

单电阻并联终端的电阻值等于传输线的阻抗。戴维南终端中的两个电阻值应遵循公式：Z0=R1R2/(R1+R2)。 RC端接电容的取值公式为：C=3T/Z0 其中T为信号上升时间，Z0为传输线阻抗。

从系统设计的角度来看，应该首先选择并行端接，因为与其他三种端接方法相比，它最能降低噪声、EMI和RFI。根据实际情况选择合适的端接方法，必要时进行仿真设计。

结论

在高速 PCB 设计中，成功的先决条件包括合理的布局和布线、避免不必要的转弯和过孔、阻抗连续性、集成信号参考平面和良好的接地。为了优化设计和信号完整性并获得更高的电磁兼容性，应实施设计仿真验证。帮助设计人员及时处理设计缺陷，弥补PCB设计中的不足。

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