高速PCB设计优化：攻克信号完整性难题

电子技术持续进步，数字系统时钟频率升高、上升沿时间缩短，PCB系统已从单纯元件承载平台演变为高性能系统结构。从电气性能看，高速信号互连不再「瞬时透明」，高速PCB走线与板面特性对互连的影响不容忽视。能否成功解决高速信号互连引起的反射、串扰、延迟、阻抗匹配等信号完整性问题，保证信号传输质量，决定设计成败。

PCB信号完整性基础理论

高速电路判定原则

高速电路定义主要有两版：
1) 电路中数字信号传输线延迟超过上升沿时间20%，视为高速电路；
2) 数字/模拟电路频率达到或超过45-50MHz，视为高速电路。
基本判据：走线长度L > Tᵣ为高速电路；L < Tᵣ为低速电路。Tᵣ为脉冲上升沿时间。

信号传输速度与脉冲上升沿时间

空气中信号传输速度3×10⁸m/s；PCB材料FR4介电常数εᵣ=4。PCB中信号传输速率计算公式：Vₚ = 15cm/ns ≈ 6inch/ns。脉冲上升沿时间Tᵣ = 1/(10×f_clk)，100MHz信号上升沿1ns。PCB走线延迟超上升沿20%时信号出现明显反射。上升沿1ns(100MHz)方波，走线长度超0.2ns×6=1.2inch(约3cm)即发生严重反射。故临界长度为1.2inch(约3cm)。

特性阻抗

特性阻抗是阻抗匹配重要参数，影响反射、振铃、过冲/下冲，直接关联高速信号传输完整性，高速设计至关重要。信号沿传输线传输，电压电流比为暂态阻抗。传输线单位长度电容Cₗ(pF/inch，通常3.3pF/inch)。暂态阻抗恒定时即为传输线特性阻抗。PCB微带线/带状线特性阻抗可用Polar Si9000工具计算，如图1所示。

影响信号完整性的因素及对策

阻抗匹配

高速电路设计需阻抗匹配确保高速正确数据传输。数据采集系统典型架构：传感器、信号调理、AD采集芯片、FPGA、SDRAM（图2）。

AD9649作AD芯片，1.8V供电，14位并行采样，20MHz采样率。PCI9054作PCI接口芯片，支持DMA传输。93LC66B作PCI配置芯片。HY57V561620FTP-H作数据存储，4个Bank，每Bank 4M×16bit，13行9列地址线。EP1C6F256C8作FPGA，I/O 3.3V、核心1.5V。PCI总线32位，33MHz时钟作读写时钟，最大读写速度132MByte/s，支持高速数据传输。

PCB设计需考虑以下要素：

a. AD作为数模混合部件是设计重点

数字部分高频、模拟部分敏感。未妥善处理数字信号干扰模拟信号引发EMI。正确原则：
① PCB上数模地分割；
② 数模元件分区，模拟地布模拟区、数字地布数字区；
③ 模拟地与数字地在分割区用磁珠连接。实现数模地分离。

b. SDRAM数据线需阻抗匹配

手册明确要求连接FPGA的数据线配置50Ω阻抗匹配保障高速传输（图3）。

FPGA写入SDRAM后需持续刷新维持数据，每行刷新周期<64ms。

Polar Si9000阻抗匹配步骤

1. 高速信号线走表层、尽量避免过孔。软件选微带线模型（图4）。

单端走线一般匹配50Ω，差分走线（如USB2.0 D+/D-）一般匹配90Ω。

2. 软件界面填入目标阻抗值及PCB工艺参数：介质厚度、板材介电常数、铜箔厚度、绿油厚度、绿油介电常数。

具体工艺参数需与PCB厂商沟通确认以计算线宽。差分微带线还需计算线间距(S1)。

3. 计算线宽过大无法布线时，需与厂商进一步沟通调整工艺参数以满足设计要求。

串扰

串扰指信号传输时电磁耦合导致相邻传输线上意外电压噪声干扰。过大串扰致假触发、系统失效。串扰源于电磁耦合，分容性耦合和感性耦合：前者源于干扰源电压变化感应电流导致的电磁干扰；后者源于干扰源电流变化感应电压导致的电磁干扰。干扰源状态变化在受干扰物上产生系列干扰脉冲，高速系统中普遍存在。

串扰对策：

• a. 相邻层走线方向正交。避免同方向不同信号线，减少串扰。高速场景下考虑地层隔离走线层、用地信号线隔离信号线。
• b. 线间间距足够大。线中心距≥3倍线宽(3W原则)可阻挡70%电场相互干扰。
• c. 高速信号线满足条件时，端接匹配可减少/消除反射、降低串扰。

信号完整性设计方法应用

PCB设计中基于信号完整性理论总结出大量设计规则，参考这些规则可更好实现信号完整性。设计时需详细掌握：
a. 元件布局位置、大功率/大散热芯片特殊要求；
b. 信号分类、速率、传输方向、阻抗匹配要求；
c. 信号驱动能力、关键信号、保护措施；
d. 电源地类型、噪声限制、电源地平面设置分割；
e. 时钟线类型速率、时钟源、方向、延迟要求、最大走线要求。