高速PCB设计：差分信号处理与仿真验证

相对延迟对信号的影响

差分信号线传输的信号含差分模分量与共模分量。差分信号幅度Vdiff = V₁ - V₂。共模信号幅度Vcm = (V₁+V₂)/2。单线电压变化同时影响差分模与共模。用数学软件绘制函数图研究影响。为便于研究，将信号模拟为上升下降时间相等的梯形波。

对差分信号的影响

正相端、负相端信号及差分信号波形见图1（实线为差分信号）。

若正相端相对负相端发生相位置换，上升/下降沿处正负相信号差值随相位变化而变。Tr取上升/下降时间中较小者。相位置换<0.2Tr时差分波形失真较小；随相位增加失真增强；超Tr时波形出现非单调区（直线段），实际信号因反射非单调区可能出现大起伏形成干扰脉冲导致误触发。差分波形上升沿随相位增加变缓，可能导致数据信号建立时间不足、时钟信号保持时间不足。

对共模信号的影响

单端相位置换不影响差分波形但改变共模波形。正相端相位置换时共模波形变化。波动范围与相位置换量相关。相位置换分别为0.05Tr、0.1Tr、0.2Tr、0.5Tr时，共模波动范围分别为原波动5%、10%、20%、50%。相位增至≥Tr时波动增至约100%（最高）。共模变化可能导致EMI问题，且共模信号多数条件下接收端不接收，接收端形成反射导致信号振铃。应尽量降低共模波动范围。

结论：差分对相对延迟过大可导致误触发、信号反射、EMI、时序问题。但影响程度取决于与信号Tr兼容的比例因子。比例因子0.05时差分失真可忽略；共模方面因子0.05时电压波动约5%，即使全反射叠加反射电压仅原波动10%，通常可接受。因此高速PCB设计中差分等长控制规则可设为0.05Tr，满足信号完整性要求。

相对延迟控制范围确定

确定差分等长范围关键在于确定Tr（差分信号上升/下降时间最小值）。输出上升/下降时间实为阻抗与电容组合输出，无负载上升/下降时间为固有值。获取Tr三法：
• 直接从器件手册获取，但多数情况未提供。
• 从器件IBIS模型Ramp关键字获取。Ramp下上升/下降时间通常为输出口接50Ω电阻测得，为最终电压20%-80%时间。未考虑封装影响，用作Tr偏严格。
• 根据输出信号最小/最大时钟频率估算。高速数字系统分布上升沿约为时钟频率10%，依最小时钟周期Tclk估算：Tr = Tclk × 10%。

时钟周期估算值通常偏严格，因封装寄生参数或负载使晶体管固有上升/下降时间大幅变慢。

实际工作中电路设计师多不向PCB布局工程师提供Tr信息，仅给出模糊差分等长控制要求。第三法为布局工程师提供简易方案，只需获取信号线最高时钟频率。最高时钟频率是电路设计师最可靠设计参数，通常在PCB设计初期提供。

第三法通常得到差分对相对延迟控制参考值表（见下表）。

仿真验证

以TSM320与MT41J256M16间DQS差分信号为例，用Cadence仿真软件传输DOS信号至DDR3内存模拟内存控制器，分析对数据信号建立保持时间影响，验证上述分析。仿真电路见图2。

图2中输出引脚基准电压1.5V；内存控制器直连内存芯片ODT模式，传输线800mil；差分阻抗100Ω；仿真时钟800MHz。DQS正相端串联50Ω传输线模拟差分对不等长。等长时单端传输线长0mil。

仿真等长差分电路。图3为差分信号正相端输出波形，测得上升沿约216ps，下降沿219ps，最小上升/下降时间Tr=216ps。

图4为数据信号DQ与选通信号DQS眼图，建立时间205ps，保持时间337ps。按仿真DQS/DQ翻转率及数据手册，接收端要求最小建立时间85ps、最小保持时间95ps。故建立时间超量120ps、保持时间超量242ps。

考虑正相端存在0.05Tr、0.2Tr、0.5Tr相位置换。单端传输线长分别设60mil、240mil、600mil仿真。差分波形与共模波形仿真4次结果见图5、6。

图5显示：0.05Tr、0.2Tr相对延迟时失真最小。0.05Tr时差分波形仅约5ps置换，数据建立超量增约5ps，保持超量减5ps。虽保持超量减少但对242ps保持时间微不足道，可避免时序问题。0.5Tr时DQS波形置换达约60ps，虽仍在超量范围内但需高度关注。

图6显示：相位置换增加导致共模波形明显周期性波动且幅度逐渐增大。相对延迟0.05Tr、0.2Tr、0.5Tr时共模峰值分别为61mV、176mV、430mV，最大值为最小值7倍。最大波动范围分别4.3%、12%、29%。

结论：仿真结果与数学函数分析一致。差分对相对延迟<0.05Tr时对信号影响极小。
用输出端最小时钟周期估算相对延迟控制范围。器件手册最小时钟周期1.25ns(800MHz)，按表1相对延迟应控制6.3ps内，传输线长35mil。此值远小于仿真得0.05Tr控制范围，估算值相对保守，比仿真结果更具体。

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