高速数字 PCB 阻抗控制精通指南

阻抗控制技术在高速数字电路设计中至关重要，必须采用有效方法确保高速 PCB 优异性能。

PCB 高速电路传输线阻抗计算与控制

传输线等效模型

图 1 展示 PCB 传输线等效效应：串联和并联电阻、电容、电感结构（RLGC 模型）。

典型串联电阻 0.25-0.55Ω/ft，并联电阻值通常很高。PCB 传输线含寄生 R、C、L，整体阻抗称为特征阻抗 Z₀。线径大、靠近电源/地、介电常数大时 Z₀ 较小。图 3 为长度 dz 传输线等效模型，特征阻抗推导公式：Z₀ = √(L/C)。L 为单位长度电感，C 为单位长度电容。

PCB 传输线阻抗与延迟计算公式

PCB 传输线类型	阻抗与延迟计算公式

公式中：Z₀ 为阻抗，W 线宽，T 线厚，H 到地距离，εᵣ 基板相对介电常数，t_PD 延迟时间。单位：英寸、皮秒/英寸。

传输线阻抗控制布局规则

分析表明：单位延迟阻抗与信号频率无关，但与板结构、介电常数、走线物理属性相关。此结论对理解高速 PCB 和设计极重要。外层信号传输速度远快于内层，关键信号布局须考虑此因素。

阻抗控制是信号传输实施前提。但根据板结构和计算公式，线宽走线特征不变时，阻抗仅取决于 PCB 材料和层结构。同一线在不同层阻抗不变，这在高速设计中是不允许的。

本文设计高密度高速 PCB，大部分信号有阻抗要求。如 CPCI 信号线 65Ω，差分信号 100Ω，其他 50Ω。按走线空间至少需 10 层，确定 16 层设计。总厚度≤2mm 带来层叠难题：

1. 每信号层邻近图像平面保护阻抗和信号质量
2. 每电源层邻近完整地层保证电源性能
3. 层叠结构平衡，避免板材翘曲

介电常数设 4.3。按层叠设计计算设定线宽线距满足阻抗要求：

• 表层信号线宽 5mil，阻抗 58.7Ω
• 表层 CPCI 信号线宽 4.5mil，阻抗 61.7Ω
• 内层信号线宽 4.5mil，阻抗 50.2Ω
• BGA 区表/内层线宽 4mil，表层阻抗 64.6Ω，内层 52.7Ω
• 内层微带差分线宽 5mil，线距 6mil，阻抗 100.54Ω
• 内层带状线差分线宽 4.5mil，线距 10mil，阻抗 96.6Ω

线距设定：

• 表层信号线（5mil）间距 5.0mil
• 表层 CPCI 信号线（4.5mil）间距 9.0mil
• 内层信号线（4.5mil）间距 7.0mil
• 表层与内层线间距 4.0mil
• 内层差分线与其他信号线间距≥25mil
• 表层差分线与其他信号线间距≥20mil

制板后用 POLAR-Cits500 阻抗测试仪测试，结果见下表。数据表明高速 PCB 设计制造中阻抗必须控制在 50Ω±10%、60Ω±10%、100Ω±10% 范围内。

LVDS 及其 PCB 阻抗控制

LVDS 简介

LVDS 为高速串行信号传输电平，优势：高速、低功耗、抗干扰强、传输远、匹配可行。应用于计算机、通信、消费电子。

LVDS 阻抗设计

LVDS 摆幅仅 350mV，最长传输>10m。为防反射信号干扰，传输线阻抗必须控制：单线 50Ω，差分 100Ω。实际应用中通过合理设定层叠厚度和介质参数、调整线宽线距、借助高速仿真分析工具计算单线和差分阻抗实现控制。

但难同时满足单线和差分阻抗要求。一方面 W 和 S 调整范围受物理设计空间限制（如 BGA/DIP 连接器边缘走线受焊盘尺寸距离影响）；另一方面 W、S 变化同时影响单线和差分阻抗。目前预设线宽线距关系易于计算。

LVDS 走线规则

差分信号走线按阻抗设计规则，保障 LVDS 质量。实际走线应遵循：

1. 差分对尽可能短、直、少过孔；线间距保持一致。避免长线和多转角；转角用 45° 代替 90°
2. 差分对间距≥10 倍线宽降低串扰；必要时差分对间放置地过孔隔离
3. LVDS 不得跨分割面布线。虽互为回流路径，但跨分割面会切断回流路径；且缺乏图像平面导致阻抗不连续
4. 避免差分信号跨层。层间叠加对精度远低于同层蚀刻精度，加上层叠介质损耗，导致差分阻抗变化
5. 阻抗设计采用耦合方式
6. 设置合适层叠结构隔离电压电平信号与 LVDS。可能时将高速 TTL/CMOS 等信号置于不同层，用地/电源层隔离 LVDS 走线
7. 差分对走线长度匹配

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