Cadence 加速十亿门 SoC 验证

Cadence Design Systems 已推出其下一代仿真和原型设计系统，据称该系统可提供最快、最高性能的硅前硬件调试和软件验证，用于验证十亿门系统级芯片 (SoC) 设计。

凭借统一的编译器接口以及通用的调试接口和测试平台内容，新的 Palladium Z2 企业仿真和 Protium X2 企业原型系统为客户提供比前代产品 2 倍的容量和 1.5 倍的性能改进，允许在更大的芯片上运行更多的验证周期在更短的时间内。 Cadence 表示，这两个系统还提供突破性的模块化编译技术，能够在 Palladium Z2 系统上在 10 小时内编译 100 亿个门，在 Protium X2 系统上编译 24 小时内。

Palladium Z2 / Protium X2 组合是包括智能验证应用程序在内的更广泛的 Cadence 验证套件的一部分，其关键是统一的编译器接口，这意味着为 Palladium 编译的设计将在 Protium 上编译和运行。凭借无缝集成的流程、统一的调试、通用的虚拟和物理接口以及跨系统的测试平台内容，这两个系统提供了从仿真到原型设计的快速设计迁移和测试。可扩展的容量意味着它们旨在解决那些为最先进的应用程序设计的人所面临的挑战，包括移动、消费和超大规模计算设计。

Cadence 的 Paul Cunningham 说：“先进 SoC 设计的硅前验证需要一个具有数十亿门容量的解决方案，该解决方案能够提供最高性能和快速可预测的调试。”系统和验证组的高级副总裁兼总经理补充说：“我们新的动态二人组通过两个紧密集成的系统满足了这些要求，Palladium Z2 仿真针对快速可预测的硬件调试进行了优化，Protium X2 原型设计针对最高性能进行了优化，可实现数十亿-门软件验证。我们对客户的浓厚兴趣感到兴奋，并期待与他们合作，利用这些新系统在他们的设计中实现最高的验证吞吐量。”

早期客户评论了通用前端验证吞吐量的好处。 Nvidia 硬件工程高级总监 Narendra Konda 说：“我们的高端图形和超大规模设计的复杂性随着每一代的增加而增加，而我们的上市时间也越来越紧迫。使用 Cadence Palladium Z2 和 Protium X2 系统中的通用前端流程，我们正在优化验证、验证和硅前软件启动之间的工作负载分配。凭借两倍的可用容量、50% 的吞吐量和更快的模块化编译器周转时间，我们可以按计划全面验证我们最复杂的 GPU 和 SoC 设计。”

与此同时，Arm 设计服务高级总监 Tran Nguyen 表示：“一流的仿真是我们成功的关键，Arm 广泛使用仿真与基于 Arm 的服务器上的仿真来实现最高的验证吞吐量。借助全新的 Cadence Palladium Z2 系统，我们最新设计的性能提高了 50%，容量提高了 2 倍，为我们提供了验证下一代 IP 和产品所需的强大的硅前处理能力。”

与其前辈一样，Palladium Z2 和 Protium X2 构建为标准机架配置，旨在安装在数据中心内并从工程师的办公桌上访问。两者都可以同时处理多个设计，具体取决于单个设计实际需要多少容量。可以共享的粒度在系统内部的单个芯片上，并且两个系统都可以扩展，以便每个单独的芯片可以并行用于不同的设计：

• Palladium Z2 从一个具有 800 万个门的芯片开始扩展，每个机架最多可以有 144 个并发作业。或者，如果整个机架用于单一设计，它可以扩展到每个机架 184 亿个门。除此之外，单个设计最多可使用 12 个机架，并可扩展到 184 亿个门。
• 一个完整的 Protium X2 机架包含 60 个 FPGA，我们确实有客户并行运行 60 个作业。由于 Protium X2 中的单个 FPGA 拥有约 4000 万个门，因此这些设计并不小。整个机架可用于单个设计24亿​​个门。或者，与 Palladium Z2 一样，大型设计可以跨多个机架进一步扩展。

据该公司称，Cadence 验证全流程，包括 Palladium Z2 仿真、Protium X2 原型设计、Xcelium 逻辑模拟、JasperGold 形式验证平台和 Cadence 智能验证应用程序套件，可提供最高的每天每美元错误验证吞吐量。