Cadence发布面向十亿门级SoC验证的高性能仿真与原型平台
Cadence Design Systems今日推出最新仿真与原型平台，承诺为十亿门级SoC设计提供最快、最高性能的前硅硬件调试和软件验证。
凭借统一编译器接口和通用调试与测试平台接口，新款Palladium Z2企业级仿真系统和Protium X2企业级原型系统较前代实现双倍容量和1.5倍性能。突破性模块化编译技术可在Palladium Z2上10小时内、Protium X2上24小时内处理100亿门。
Palladium Z2/Protium X2组合的核心是统一编译器接口：为Palladium编译的设计可直接在Protium编译运行。无缝集成流程、统一调试、共享虚拟/物理接口、通用测试平台内容，实现从仿真到原型的快速迁移。可扩展容量满足移动、消费和超大规模计算设计需求。
Cadence系统与验证组高级副总裁兼总经理Paul Cunningham表示：“‘先进SoC设计的前硅验证需要具备多十亿门容量、最高性能和快速可预测调试的方案。我们的新动态组合通过两个紧密集成的系统满足这些要求：Palladium Z2仿真针对快速可预测硬件调试优化，Protium X2原型针对最高性能多十亿门软件验证优化。我们对强烈的客户兴趣感到振奋，期待与他们合作利用这些新系统在其设计上实现最高验证吞吐量。’”
早期客户强调通用前端验证吞吐量收益。Nvidia硬件工程高级总监Narendra Konda说：“我们高端图形和超大规模设计复杂度随每代增加，而上市时间表收紧。使用Cadence Palladium Z2和Protium X2系统的通用前端流程，我们正优化验证、确证和前硅软件引入间的工作负载分配。凭借双倍可用容量、50%更高吞吐量、更快模块化编译周转，我们能全面且按时验证最复杂的GPU和SoC设计。”
Arm设计服务高级总监Tran Nguyen表示：“最佳仿真是我们成功关键，Arm大量使用仿真并结合基于Arm服务器的仿真以实现最高验证吞吐量。新Cadence Palladium Z2系统使我们最新设计性能提升高达50%、容量提升2倍，提供验证下一代IP和产品所需的强大前硅能力。”
如前代，Palladium Z2和Protium X2按标准机架配置，安装在数据中心，从工程师桌面访问。两者均可并发处理多设计，取决于单个设计实际容量需求。共享粒度达系统内单个芯片，两系统均可扩展使每个芯片并行用于不同设计：
- Palladium Z2从单芯片800万门起步，每机架最多144并发作业。或整机架用于单设计达184亿门。更进一步，最多12机架单设计扩展至184亿门。
- Protium X2满机架含60个FPGA，有客户并行跑60作业。单FPGA约4000万门，非小设计。整机架单设计达24亿门。同Palladium Z2，大设计可跨多机架进一步扩展。
Cadence验证全流程——含Palladium Z2仿真、Protium X2原型、Xcelium逻辑仿真、JasperGold形式验证平台及Cadence智能验证应用套件——据公司称，按每美元每天Bug数交付最高验证吞吐量。
嵌入式
- 日立以14亿美元收购机器人系统集成商JR Automation
- ABB蝉联22年分布式控制系统市场份额第一 占比20%
- 理解数制系统：罗马数字、位值制与二进制
- 门的通用性：仅用与非或或非门复制任意逻辑功能
- 晶闸管：类型、操作与硅控整流器 (SCR) 的威力
- 电流信号系统：4–20 mA 环路详解
- 嵌入式系统调试：类型、技术与工具打造可靠软件
- 从裸机开发到操作系统：我为何转变嵌入式开发重心
- Cadence推出Cloud Passport合作伙伴计划 加速芯片设计云迁移
- Qualcomm发布Snapdragon Wear 4100+：性能提升85%、续航增25%、支持1600万像素相机，赋能新一代智能手表
- ECM3532：Eta Compute首款集成超低功耗AI传感器板加速边缘开发
- Verilog 门级建模：从硬件原理图到代码的桥梁