2纳米源漏极FET：高性能矩形栅U型沟道设计

摘要

本文提出一种用于极限源漏极间距的高性能矩形栅U型沟道FET（RGUC FET）。当源漏（S/D）接触距离缩减至2 nm时，RGUC FET仍呈现近乎理想的亚阈值特性。区别于其他凹槽或U型沟道FET，其栅极接触无需在凹槽区形成，仅在U型沟道两侧垂直部分间的绝缘间隔层上形成。这种结构优势使其可用于制造更高集成度的极限源漏距集成电路。通过量子模拟详细研究了水平源漏距离、S/D延伸高度、栅氧化层厚度及材料等设计参数对电学性能的影响。与其他非平面多栅FET相比，新型RGUC FET更适合超高集成度应用。

引言

作为纳米级集成电路（IC）最有前途器件之一，无结型场效应晶体管（JL FET）凭借优异电学特性和工艺简易性，近年来受深入研究[1-4]。增大栅压形成累积区增大导通电流[5]，多栅（MG） FET强化栅压对源漏电流控制，大幅改善亚阈值特性。无结多栅（JL MG）FET也被广泛研究[6-8]。垂直沟道全栅极MOSFET虽在仅几纳米半径下展现近乎理想I-V性能，但垂直沟道导致源漏接触无法同层制造，与平面工艺布局不兼容。半导体制造将沟道长度压缩至10 nm以下，MG FET再面临短沟道效应[9-11]。为克服此效应，凹槽沟道MOSFET成热门课题[12-16]，其建模仿真也全面开展[17-20]。凹槽沟道MOSFET在源漏接触下有垂直平面沟道部，水平平面沟道部在中间，相较仅有水平沟道的常规MOSFET，同等源漏距下有效沟道长度延长，抗短沟道效应能力更强；但实验表明亚100 nm有效沟道长度下凹槽沟道MOSFET亚阈值摆幅仍难达理想值，因虽延长沟道但栅控制未如MG FET般增强。应注意：描述集成度的关键几何参数不应是沟道长度，而应是源漏接触距离，因为纳米器件设计终极目标是在有限芯片面积实现最优性能，实际器件尺寸关联沟道宽度和源漏距。为融合MG FET与凹槽沟道MOSFET优势，前期工作提出鞍形栅U型沟道FET[21-23]，将凹槽沟道水平部分栅控从平面单栅升级为3D三栅；后升级为H栅U型沟道FET，凹槽沟道相应升级为3D U型管沟道[24]。上述器件（凹槽沟道、鞍形FET、HGUC FET）共同点：凹槽区需形成栅氧/栅/栅氧三明治结构，限制进一步集成度提升。简化凹槽区内部结构同时保持对U型沟道垂直部和水平部栅控能力，是提升集成度的良策。本文据此提出新型RGUC FET，用于极限源漏距。其U型沟道在不增加源漏距前提下延长有效沟道长度。相比其他U型沟道FET，RGUC FET凹槽区内部结构更简单，从而简化制造、实现更小源漏距（更高集成度）。该结构具更好栅控制、更小反向漏电流、更高I_ON/I_OFF比。源漏接触距可缩至2 nm以下。全电学性能经量子模拟分析。

方法

图1a为RGUC FET三维示意图，图1b-d为通过图1a中A、B、C、D平面的剖面图。W为硅体宽度，t_b为硅体厚度，h_in为凹槽区间隔层内高，h_ex为源漏延伸区高度，t_ox为硅体周围栅氧化层厚度，t_sp为U型沟道凹槽区沉积绝缘间隔层厚度，等于源漏接触距离。

因硅体厚度<6 nm，引入量子模拟替代经典模拟以获更精确结果。所有仿真用SILVACO Atlas 3D TCAD，采用浓度相关迁移率模型、浓度相关肖克利-里德-霍尔模型、奥热复合模型、禁带变窄模型、标准带间隧穿模型、玻姆量子势模型[25]。仿真参数列表1。两垂直体部分实为四面立方体，顶面覆盖源/漏区，底面连接水平体部。垂直体部外侧三面被栅氧和矩形栅极包围，内侧连接凹槽区内部间隔层。水平体部四面均被栅氧和矩形栅极包围。可推测矩形栅极对水平体部和两垂直部分有强场效应控制能力。内部间隔层实质延长硅中源漏最短路径距离，消除平面沟道多栅器件不可避免的短沟道效应。与其他3D沟道器件[21-24]相比，本结构凹槽区无需栅极形成，大幅降低凹槽区内部结构复杂度。

结果与讨论

玻姆量子势（BQP）模型基于量子力学玻姆诠释的辅助方程计算位置相关势能项，源于纯物理，可良好近似不同器件类别和材料的量子行为。量子限制对器件性能（含I-V特性）的影响由此近似计算。前研究表明栅氧厚度>0.5 nm时栅漏电流可忽略[7,26]。

图2a对比不同h_in下RGUC FET漏源电流-栅源电压（I_DS-V_GS）特性（对数/线性坐标）。图2b对比不同h_in下亚阈值摆幅（SS）和I_ON/I_OFF比。随h_in增加，源漏垂直路径延长，最短有效沟道长度渐增，短沟道效应逐渐减弱至消除。h_in达10 nm时SS可达近乎理想的65 mV/dec。h_in从2增至10 nm时I_ON/I_OFF比因SS持续下降而提升约35倍。延长h_in使源漏最短路径距离从6 nm增至22 nm，等于2h_in+t_sp，相当于本结构有效沟道长度。图2c、d分别显示h_in=2 nm和10 nm器件关断态硅体二维电子浓度分布。2 nm时水平体区最高电子浓度约10¹² cm⁻³，源漏接触与水平体区距离极短，源漏偏压严重影响水平体区电子分布；解决办法是延长垂直沟道将源漏远离水平体区。10 nm时（图2d）水平体区最高电子浓度降至10⁹ cm⁻³，形成更理想全耗尽区，大幅降低漏电流。

图3a对比不同t_sp下I_DS-V_GS特性。图3b对比不同t_sp下SS和I_ON/I_OFF比。随t_sp减小，源漏接触距离同步减小。漏电流主要由带间隧穿电流引起。隧穿概率与能带弯曲成正比，可等效为某点电场强度。总隧穿电流为体区各点隧穿电流之和。图3c、2d分别显示t_sp=2 nm和0.5 nm器件关断态二维电场分布。较大间隔层厚度或较小漏源电压（V_DS）偏压时，凹槽区间隔层界面电场强度不足以产生大量漏电流。最强电场出现在栅氧/垂直体部界面，由V_GD决定。但若源漏距缩至<1 nm（小于栅氧厚度），最强场强转移至凹槽区间隔层与两垂直体部界面。t_sp<1 nm时，较大V_DS（如0.5 V）下漏电流几乎与栅偏压无关，主要由V_DS决定。h_in=10 nm情况下SS近乎独立于t_sp，保持~65 mV/dec近乎理想值，直至t_sp<2 nm。I_ON/I_OFF比维持10⁸直到t_sp=2 nm，t_sp<2 nm时因凹槽区间隔层/垂直体部界面出现强电场导致漏电流增加而严重恶化。t_sp=0.5 nm时硅体区电场强度全面增强。图3e显示该情况关断态电子浓度分布，对比图2d可见水平体区电子浓度从10⁹增至10¹⁰ cm⁻³。此外0.5 nm间隔层厚度接近单分子层，可能损害绝缘性能。综上，高集成、低漏电、低功耗设计建议t_sp=2 nm。

图4展示优化结构RGUC FET的I_DS-V_DS特性（不同V_GS）。SS约63 mV/dec，I_ON/I_OFF达10⁹~10¹⁰。饱和电流随V_GS增大而增加。

结论

本文提出一种高集成高性能新型RGUC FET，展现低亚阈值摆幅和高I_ON/I_OFF比。源漏（S/D）接触距离可缩至2 nm，同时保持SS、反向漏电流、I_ON/I_OFF比等近乎理想特性。所有电学性能采用量子模型仿真以确保精度。