碳纳米管晶体管缩放与集成突破铺就次世代芯片之路
碳纳米管（CNTs）以仅1nm厚度实现卓越导电性——远薄于硅——备受半导体界青睐。然CNT基芯片仍缺席主流器件。障碍在于大规模集成与晶体管缩放。我们合著的Science与Nature Nanotechnology近期论文为两大挑战提供极具前景的解决方案。
占地面积成就纳米尺度突破
缩放是首道关卡。三维FinFET硅器件在7nm栅长逼近功耗性能天花板。最新5nm硅纳米片晶体管虽提升密度速度，终将触及自身极限。
晶体管不止栅极。源极、漏极、间隔层叠加总占地。图示：40nm占地CNT晶体管。（“缩放至40纳米占地的碳纳米管晶体管”，发表于Science，图1B）
我方Science论文“缩放至40纳米占地的碳纳米管晶体管”演示完整CNT晶体管达成ITRS 40nm占地目标——自2015年未变基准。对比最先进商用14nm器件占地约90nm。
CNT固有1.2nm厚度支持10nm栅长，提供卓越静电控制与降低漏电。且CNT载流子迁移率超硅，提升整体器件速度。
然CNT与源漏集成需新颖接触策略。早期端键合接触需近850°C工艺温度，禁绝60-100nm以下栅长。以钴钼合金替代布线材料，将热预算降至650°C，实现10nm栅间距。
第一作者Qing Cao博士等证实：在此40nm占地内，CNT晶体管达到或超越当代硅器件性能指标。
CNT元件汇聚环振荡器
证明单个高度缩放晶体管可行——尽管工艺非理想——驱动我们追求全面CNT集成。五年内我们精进半导体CNT分选、晶圆级自组装、抗金属氧化降解稳健n沟道CNT场效应晶体管制备技术。
功能环振荡器需所有元件同步工作。图示：5级CNT环振荡器与CNT沟槽放置顶视扫描电镜图。（“溶液处理自组装碳纳米管高速逻辑集成电路”，发表于Nature Nanotechnology，图1B）
早期颠覆性技术中，解决一问题的方案常无意损害其他器件或电路组件。此权衡历史上限制纳米技术演示——含CNTs——于低集成度，引发对其实际可行性担忧。
我方Nature Nanotechnology论文“溶液处理自组装碳纳米管高速逻辑集成电路”实现突破：将所有必要组件组装为全功能CMOS环振荡器——广泛逻辑技术基准。
Jianshi Tang博士等融合成熟纯化放置技术——视觉化为溶液中孤立“通心粉状”CNTs——与关键增量：侧壁氧化物屏蔽n-FET通道全制程。此修改将良率提升三倍，确保环振荡器每个元件可靠工作。
所述5级CMOS环振荡器——按行业标准1V工作——实现2.8GHz级切换频率（355ps），尽管CNT密度适中（通道仅见6根CNT）。此为首个突破1GHz阈值的纳米技术演示。外推至CNT密度超100 CNTs/µm且器件适当缩放，预期亚皮秒级延迟，远超现有硅技术。
论文指出：
因CMOS环振荡器直接反映技术成熟度，此为期待已久的证明：将此前沿材料转化为实用技术的关键议题正被大力攻克。
纳米材料