洁净刻蚀阻挡层纳米工艺优化a-IGZO TFT用于大尺寸显示

摘要

非晶铟-镓-锌-氧（a-IGZO）已成为下一代LCD背板关键材料，但其量产集成受限于刻蚀时化学敏感性。我们提出洁净刻蚀阻挡层（CL-ES）工艺，引入~100 nm SiOₓ刻蚀阻挡层，同时刻蚀30 nm a-IGZO薄膜和源漏（S/D）电极。在8.5代2200 mm×2500 mm玻璃基板上制备，CL-ES结构饱和迁移率达8.05 cm²/V·s，阈值电压（V_th）均一性0.72 V，优于传统背沟道刻蚀（BCE）设计。±30 V应力3600 s下，V_th漂移-0.51 V（NBTIS）和+1.94 V（PBTS）显著小于BCE对应值（-3.88 V，+5.58 V）。结果表明CL-ES工艺制备的a-IGZO TFT高度可重复、可靠且经济适用于大尺寸LCD制造。

研究背景

高分辨率大尺寸平板显示需求驱动对高电子迁移率半导体背板的搜索。金属氧化物半导体，特别是a-IGZO，提供5-10 cm²/V·s迁移率和<10 pA关态电流，成为硅TFT有吸引力替代品[1-4]。然而，a-IGZO对五掩模BCE工艺标准刻蚀剂的弱化学抗性阻碍其采用。Al基刻蚀剂几秒溶解a-IGZO[11-13]，即使较温和H₂O₂基Cu布线刻蚀剂仍损伤沟道，导致化学计量失衡、均一性下降和器件可靠性妥协[14-18]。现有六掩模刻蚀阻挡层（ES）方案虽缓解污染但增加掩模数、寄生电容并降低开口率[16-18]。近期五掩模半色调和剥离技术因有源层暴露于剥离剂和光刻胶化学品，对a-IGZO仍不可行，进一步降低良率[19-21]。因此，保护a-IGZO界面的成本效益、掩模高效工艺对工业化规模化至关重要。

CL-ES方法通过在标准五掩模BCE流程中集成ESL满足这些要求。ESL在a-IGZO层后、S/D图案前沉积，形成保护性纳米掩膜，屏蔽沟道免受刻蚀剂、光刻胶和溶剂侵害。此策略不仅保护a-IGZO界面，还实现a-IGZO薄膜与S/D金属化同时刻蚀，减少叠层误差和寄生电容。结果保留BCE产能，同时获得刻蚀阻挡设计的洁净度和性能优势。

方法/实验

a-IGZO基TFT背板制备

CL-ES工艺流程见图1。双层Mo/Cu（30 nm/250 nm）栅电极先沉积确保低电阻。栅绝缘层堆叠——Si₃N₄（300 nm）后接SiO₂（100 nm）——经等离子体增强CVD（PECVD）生长，阻挡Cu氧化和离子扩散。30 nm a-IGZO薄膜（In₂O₃:Ga₂O₃:ZnO=1:1:1）室温溅射，330 °C干燥空气退火1 h达目标迁移率范围[6-10]。随后PECVD在相同功率压力条件沉积~100 nm SiO₂刻蚀阻挡层，确保与a-IGZO薄膜亲密界面。干法刻蚀（CF₄/O₂，2000/800 sccm）图案化ESL，仅暴露所需沟道区。因ESL图案化时a-IGZO受CF₄等离子体轰击变导电，与后续溅射Mo/Cu/Mo S/D堆叠（30 nm/300 nm/30 nm）形成本征欧姆接触。选择性H₂O₂-氟化物刻蚀剂去除多余金属不损伤ESL或a-IGZO。钝化层堆叠为250 nm SiO₂后接200 nm Si₃N₄，均PECVD沉积。最后溅射40 nm氧化铟锡（ITO）像素电极，230 °C干燥空气退火1 h。全程五掩模，与传统BCE流程相同，确保兼容现有AM-LCD产线。对比制备BCE结构a-IGZO TFT背板，遵循标准五掩模BCE配方，a-IGZO沟道70 nm补偿刻蚀损失。

表征

室温下用Keysight 4082A参数分析仪电学测量。负偏压温度光照应力（NBTIS）：V_GS=-30 V，V_DS=15 V，60 °C，5000 cd/m²照射3600 s[23]。正偏压温度应力（PBTS）：V_GS=30 V，V_DS=15 V，60 °C同等时长[24]。在8.5代衬底42个随机点测量评估均一性。

结果与讨论

图2突出CL-ES制备流程，ESL纳米掩膜保护a-IGZO沟道免受刻蚀剂暴露，同时实现S/D同时刻蚀，减少叠层步骤和寄生电容。SEM图像（图3）确认CL-ES器件中ESL位于a-IGZO薄膜与S/D电极间，而BCE器件显示a-IGZO沟道直接位于钝化层下。

电学性能对比（图4）显示CL-ES TFT达V_th=-0.8 V，SS=0.18 V/dec，迁移率8.05 cm²/V·s，优于BCE TFT（V_th=+0.5 V，SS=0.77 V/dec，迁移率6.03 cm²/V·s）。CL-ES沟道长度（~10 µm）由ESL图案而非电极间距有效决定，解释了相比5 µm BCE沟道略低导通电流。

42测试点均一性指标（图5）显示CL-ES V_th分布0.72 V，BCE为2.14 V，凸显ESL缓解化学污染和a-IGZO/绝缘层界面载流子陷阱密度的作用。

可靠性测试进一步证明CL-ES优势。NBTIS下V_th漂移CL-ES -0.51 V，BCE -3.88 V，CL-ES SS变化可忽略（<0.1 V/dec）。PBTS显示V_th漂移CL-ES +1.94 V，BCE +5.58 V，残留导通电流比分别88.2%和41.3%。这些发现确认ESL保持界面完整性，减少应力条件下陷阱形成。

总体而言，CL-ES工艺在保持BCE掩模数和器件面积前提下，实现优越均一性、迁移率和应力耐受性。这种性能与制造兼容性的结合，使CL-ES成为下一代大尺寸LCD背板的实用解决方案。

结论

洁净刻蚀阻挡层（CL-ES）工艺成功将100 nm SiO₂ ESL集成到五掩模a-IGZO TFT流程中，保留BCE产能同时消除沟道化学暴露。所得背板在2200 mm×2500 mm衬底上展现V_th分布0.72 V、迁移率8.05 cm²/V·s、SS 0.18 V/dec。可靠性测试显示3600 s后V_th漂移-0.51 V（NBTIS）和+1.94 V（PBTS），SS漂移极小，确认稳定性增强。通过克服化学抗性瓶颈，CL-ES技术为经济可行、高分辨率、大面板LCD生产铺平道路。