CMOS门电路：设计、操作与TTL对比

迄今我们对晶体管逻辑电路的分析局限于TTL设计范式，即使用双极晶体管，并维持悬空输入等同于“高”（接V_cc）输入、允许“开集电极”输出级的通用策略。但这不是构建逻辑门的唯一方式。

场效应晶体管

场效应晶体管，特别是绝缘栅型，可用于门设计。因其受电压控制而非电流控制，IGFET使电路更简洁。观察下图由P沟道和N沟道IGFET构成的反相器：

 

 

正电源上标签 V_dd 遵循与TTL中 V_cc 相同约定：指施加于场效应管漏极的恒定电压，参考地。

 

增强型IGFET的门操作

低输入

接电源和输入开关观察行为。注意这些IGFET为E型（增强型）故常关。

仅当栅-漏（或栅-衬底）电压具正确极性时导通。

 

 

上管为P沟道。当衬底比栅更正（栅相对衬底为负）时，沟道增强，源漏间导通。图中上管开，下N沟道管关（零栅-衬底电压）。

结果输出坚实连接V_dd，对地极高阻，输入“低”（0）时得逻辑“高”（1）。

高输入

切换输入至相反状态：

 

 

下N沟道管饱和，上P沟道保持关。输出变“低”（0）。电路作反相器（非门）。

互补金属-氧化物-半导体（CMOS）

用MOSFET替双极晶体管极大简化反相器设计。输出从不悬空——得益于天然“图腾柱”配置，能同时拉电流和灌电流。

此门优雅源于P、N沟道IGFET的互补使用。此类电路归类为CMOS（互补金属-氧化物-半导体）。

CMOS门的挑战与解决

与TTL不同，CMOS门易受静电高压损坏，悬空时可被无意驱动为逻辑态。因此悬空输入应始终避免。

悬空输入问题

考虑单刀开关一状态将输入接V_dd或地，另一状态悬空：

 

 

类似，开集电极TTL输出（高时悬空）可致CMOS输入未定：

 

 

上拉与下拉电阻

为稳定悬空输入，接电阻至V_dd（上拉）或地（下拉）。典型值10kΩ，精确阻值不关键。

上拉示例：

 

 

下拉示例：

 

 

开集电极TTL输出接CMOS输入时，需上拉电阻定义高态：

 

 

多输入CMOS门每输入需各自上拉或下拉电阻。

 

 

设计多输入CMOS门

CMOS与非门

下图为典型CMOS与非原理图：

 

 

Q₁和Q₃形成受输入A控制的串联P/N沟道对，Q₂和Q₄为输入B形成类似对。上管从V_dd拉电流，下管灌电流至地。仅当两下管同时导通（即两输入均高）时输出低。

真值表图解

下图为与非门四种输入组合行为的可视化描绘：

 

 

 

 

 

CMOS与门

与门可在与非输出加反相器级获得：

 

 

CMOS或非门

类似与非，或非门用四MOSFET但排列不同：两串联拉电流管和两并联灌电流管。仅当两输入均低时输出高。

 

 

CMOS或门

在或非输出加反相器得或功能。

 

 

TTL与CMOS：优缺点

TTL和CMOS均可实现任意逻辑功能，但在关键方面差异显著：

• 功耗：CMOS几乎无静态电流，TTL消耗恒定偏置电流。但CMOS功耗随开关频率上升；TTL功耗相对恒定。
• 扇出：CMOS输入极微电流，单门可驱动多门。TTL扇出受电流控制输入限制。
• 供电电压范围：TTL典型4.75–5.25V。CMOS舒适跨3–15V，得益于电压控制MOSFET。
• 速度：TTL通常快于CMOS，因MOSFET输入电容引入较大RC时间常数，减缓上升/下降沿。

提升CMOS速度：B系列门

缓解CMOS较慢响应，可在输出加缓冲器（两级联反相器），增压增益加速翻转。虽逻辑冗余，额外级放大信号摆幅提升性能。

 

复习

• CMOS逻辑门用MOSFET替双极晶体管。
• 输入敏感静电，严禁悬空。
• 上拉/下拉电阻解决悬空输入问题。
• CMOS功耗低于TTL，但随频率上升。
• CMOS输入电流极小，允许更高扇出。
• CMOS工作电压范围宽（3–15V）对TTL窄（4.75–5.25V）。
• CMOS最大频率较低因输入电容。
• B系列门用缓冲输出提速。

相关练习

• 绝缘栅场效应晶体管练习题
• CMOS逻辑门练习题