掌握 5 变量与 6 变量卡诺图，实现高效逻辑设计

随着组合逻辑规模增长，卡诺图尺寸扩大。了解何时适用 5 或 6 变量图、如何解读与分组单元，能在 FPGA 与 ASIC 设计中大幅削减逻辑资源。

Altera（现英特尔旗下）分析数千客户设计以了解典型扇入规模。结果分布在 2 到 6 输入间近乎平坦，并在 5 输入处出现明显峰值。实践中，大多数电路不超过 6 输入，平均设计舒适地容纳在 5 变量内。

Altera 从其客户设计库提取的数据支持异构性价值。通过检查逻辑锥、将其映射到基于 LUT 的节点并按每个节点最适合的输入数排序，Altera 发现扇入分布在 2 到 6 输入间近乎平坦，在 5 处有漂亮峰值。

下面是经典五变量卡诺图。

五变量 K 图（反射图）

旧式反射风格用完整格雷码标记图顶部（6 变量图则标记侧面）。格雷码以图中心为轴镜像——这是许多经典教材的惯例。下面展示更新、首选的布局。

覆盖版 K 图

覆盖图由两个相同的 4 单元子图组成，仅由 3 位地址的最高有效位区分。编号不同于反射图：若忽略最高位，序列 00, 01, 11, 10 在两子图中均出现。八位序列非格雷码，但两位后缀 01, 10 是。

将五变量图应用于实际问题：设计电路接受 5 位二进制输入 (A 为最高位, B, C, D, E)，当二进制数为素数时输出逻辑高。

5 位范围内的素数为 (1, 2, 3, 5, 7, 11, 13, 17, 19, 23, 29, 31)。在对应单元标 1，然后分组 1，写出简化表达式。

在反射图中，4 单元组 A'B'E 跨越两个镜像对，而 2 单元组 AB'DE 表现为反射对。使用覆盖图时，寻找两半部的镜像分组。

Out = A'B'E + B'C'E + A'CDE + A'CD'E + ABCE + AB'DE + A'B'C'D

下面是同一表达式的覆盖版图。

对比两图，因寻址方案不同，部分单元位置偏移。将一半覆盖另一半可揭示重叠分组以指导化简。例如，4 单元组 A'B'E 覆盖模式 ABCDE = 00xx1，即 A、B、E 固定为 0,0,1，而 C、D 变化。

下面给出六变量卡诺图示例。通过在脑海中堆叠四个子图，可识别实现 Out = C'F' 的 4 单元组。

为说明 6 变量图，考虑 3 位幅度比较器，产生三个输出：相等、大于、小于。比较器接受两个 3 位输入 A₂A₁A₀ 和 B₂B₁B₀。为简化，仅求解 A > B 输出。

6 变量 K 图

下面的覆盖图协助化简 3 位比较器 A > B 输出的逻辑。顶部与左侧的二进制地址码非完整 3 位格雷码，但每个四个子图的 2 位码是格雷码。

凡 ABC 大于 XYZ 处标 1。按此填图。

分组遵循准则：

• 一个 16 单元组
• 两个 8 单元组
• 四个 4 单元组

16 单元组 AX' 占据右下子图。两个 8 单元组由上下子图中相同的 4 单元模式覆盖形成。图中出现四个 4 单元组；各产生一个乘积项。最终乘积项和化简包含七项。

统计 1 的数量，共有 28 个。化简前 SOP 需 28 个六输入乘积项。K 图将其压缩为七个四输入或更少的乘积项——巨大简化。

接线图省略，但给出用 4-TTL 逻辑家族器件实现 3 位幅度比较器 (A > B) 的元件清单：

• 1 × 7410 三三输入与非门 (AX', ABY', BX'Y')
• 2 × 7420 双四输入与非门 (ABCZ', ACY'Z', BCX'Z', CX'Y'Z')
• 1 × 7430 八输入与非门（用于最终 7 项输出）

复习

• 布尔代数、卡诺图和 CAD 是逻辑化简必备工具。
• 最小成本解使用最少门与最少输入。
• 韦恩图帮助在转 K 图前可视化布尔表达式。
• K 图单元按格雷码组织，揭示冗余以实现化简。
• 乘积项和 (SOP) 表达式典型实现为与门驱动单或门。
• SOP 可通过将与门、或门替换为与非门实现为与非-与非逻辑。
• 乘积项积 (POS) 较少见，但可基于图的 0 (最大项) 用或门驱动单与门实现。