移位寄存器：基础、应用与设计变体
移位寄存器是时序逻辑电路基石，功能类似计数器但侧重数据流而非计数。
不同于仅响应当前输入的组合逻辑，时序逻辑保留过去事件记忆。此记忆能力使移位寄存器能产生数字信号或波形的精确、离散延迟。
当波形同步于时钟——规则方波——移位寄存器将数据延迟 “n” 个时钟周期，其中 “n” 为寄存器级数。例如，四级寄存器使输入数据延迟四个时钟后出现在输出。
每级通常为 D 型或 JK 型触发器作为延迟元件。历史上极长移位寄存器（数百级）曾用作数字存储器，现为现代 RAM 取代。此传承呼应早期计算机曾用的声学汞延迟线。
移位寄存器在串行数据传输中也扮关键角色。从米到千米距离，它们将并行数据转为串行流，用单根高速串行链路替代众多缓慢并行线。短距离——几十厘米——则用于微处理器与 ADC、DAC、显示驱动、存储模块等外设间数据传输，减少板级布线。
某些专用计数器用移位寄存器产生重复波形，而带反馈的长寄存器可产生伪随机噪声模式，表现为真随机序列。
基本移位寄存器按输入输出配置分类：
- 串入/串出 (SISO)
- 并入/串出 (PISO)
- 串入/并出 (SIPO)
- 通用并入/并出 (UPIO)
- 环形计数器
上图展示 4 级 SISO 移位寄存器。输入数据经四个时钟周期延迟后到达输出。第一个时钟后输入数据出现在级 A；每后续时钟数据传播到下一级；第四个时钟后从输出端出现。
并入/串出配置中，四级同时加载数据。寄存器随后每时钟脉冲移出一位。4 级寄存器需四脉冲传完整个字。输出保留末级 (D) 数据至第一时钟，随后依次为 C、B、A。
当额外输入设备（如开关）接并行输入 DA 至 DD，微处理器仅用单数据引脚和时钟引脚即可读取集体状态——无需额外 I/O 高效处理多输入。
加载后，各数据位经后续时钟脉冲出现在对应输出 (QA–QD)，可直接驱动 LED、继电器、喇叭等外部电路。
通用移位寄存器融合 PISO 与 SIPO 功能，允许并行加载、串行移位及双向数据移动。虽引脚数增加，但单器件适应广泛数据处理任务。
将串行输出反馈到串行输入形成环形计数器，只要时钟脉冲持续数据永循环。若反馈路径在重新输入前反相输出，环形计数器可从任意状态启动，无需专用加载阶段。
相关工作表
工业技术