移位寄存器：串行输入、串行输出

串行输入串行输出移位寄存器每级延迟一个时钟时间。

它们将为每个寄存器存储一些数据。一个串入串出移位寄存器的长度可以是1到64位，如果寄存器或封装级联，则长度更长。

下图为单级移位寄存器接收与寄存器时钟不同步的数据。

D 处的“数据输入” D 类型的引脚 FF (Flip-Flop) 时钟由低变高时电平不变。

我们可能希望将数据同步到电路板上的系统时钟，以提高数字逻辑电路的可靠性。

上面说明的显而易见的一点（与下图相比）是 D 中存在的任何“数据” D 类型的引脚 FF 在时钟时间从 D 传输到输出 Q。

由于我们的示例移位寄存器使用正沿敏感存储元件，因此输出 Q 遵循 D 当时钟从低电平转换为高电平时输入，如上图向上箭头所示。

毫无疑问，时钟时间的逻辑电平是什么，因为数据在时钟边沿之前和之后都很稳定。

这在多级移位寄存器中很少出现。但是，这是一个简单的例子。我们只关心从低到高的正时钟边沿。

下降沿可以忽略。很容易看到Q 关注D 在上面的时钟时间。

将此与下图进行比较，其中“数据输入”似乎随时钟正沿发生变化。

由于“数据输入”似乎在上面的时钟时间 t1 发生了变化，那么 D 类型是什么？ FF 在时钟时间看到吗？

简短的过于简单的答案是它看到了 D 中存在的数据 在时钟之前。

这就是转移到Q的内容 在时钟时间 t1。正确的波形是 QC。在 t1，如果 Q 还不是零，Q 会变为零。

D 寄存器直到时间 t2 才看到 1，此时 Q 变高。

由于上述数据出现在 D 计时到 Q 在时钟时间，以及 Q 在下一个时钟时间之前不能更改，D FF 将数据延迟一个时钟周期，前提是数据已经与时钟同步。 QA 波形与“数据输入”相同，延迟一个时钟周期。

更详细的看一下D类型的输入 触发器看到时钟时间如下。

请参考下图。由于“数据输入”似乎在时钟时间（上图）发生变化，我们需要更多信息来确定 D FF看到了。

如果“数据输入”来自另一个移位寄存器级，则另一个相同类型的D FF，我们可以根据数据表得出一些结论 信息。

数字逻辑制造商在数据表中提供有关其部件的信息，以前只能在称为数据手册的集合中提供 .

数据手册仍然可用；不过，制造商的网站是现代来源。

以下数据摘自 CD4006b 数据表，用于在 5VDC 下运行，用作说明时序的示例。 [*]

• tS=100ns
• tH=60ns
• tP=200-400ns 典型值/最大值

tS 是设置时间 ，时间数据必须在时钟时间之前出现。在这种情况下，数据必须出现在 D 时钟前 100ns。

此外，数据必须保持保持时间 时钟时间后 tH=60ns。必须满足这两个条件才能从 D 可靠地提供时钟数据 问 触发器。

D的数据满足60ns的建立时间没有问题 如果它来自另一个移位寄存器级，则在整个前一个时钟周期内一直存在。

例如，时钟频率为1Mhz，时钟周期为1000μs，时间充足。

数据实际上会在时钟之前的 1000µs 内出现，这远大于 60ns 所需的最小 tS。

满足保持时间 tH=60ns 是因为 D 连接到另一级 Q 的变化不能比前一级的传播延迟 tP=200ns 快。

只要前一个 D 的传播延迟满足保持时间 FF 大于保持时间。

D 的数据 由另一个阶段Q驱动 CD4006b 的变化不会超过 200ns。

总结一下，输出 Q 如果触发器级联到多级移位寄存器，则在接近时钟时间跟随输入 D。

三型D 触发器Q到D级联，时钟并联，构成上面的三级移位寄存器。

输入 JK 触发器将 Q 到 J、Q' 到 K 级联，时钟并行，以产生上述移位寄存器的替代形式。

串入/串出移位寄存器具有时钟输入、数据输入和末级数据输出。

一般情况下，其他级输出不可用，否则为串入并出移位寄存器。

下面的波形适用于前两个版本的串入串出移位寄存器中的任何一个。

三对箭头表示三级移位寄存器临时存储3位数据，并从输入到输出延迟三个时钟周期。

在时钟时间 t1，0 的“数据输入” 从 D 计时 问 所有三个阶段。特别是，D A 阶段 看到一个逻辑 0 ，它被计时到 QA，它一直保持到时间 t2。

在时钟时间 t2，1 的“数据输入” 从 D 计时 到质量检查。在阶段 B 和 C , 0 ，从前级馈送至 QB 和 QC。

在时钟时间 t3，0 的“数据输入” 从 D 计时 到质量检查。由于“数据输入”为 0，QA 变低并在剩余时钟内保持低 .由于 1，QB 在 t3 处走高 从上一阶段。由于前一阶段的低，t3后QC仍然低。

由于 D 的高电平，QC 最终在时钟 t4 处变高 来自前一阶段的QB。所有早期阶段都有 0 s 转移到他们身上。并且，在 t5 的下一个时钟脉冲之后，所有逻辑 1 s 将被移出，替换为 0

串行输入/串行输出设备

我们将仔细研究以下由 Texas Instruments 提供的集成电路部件。

如需完整的器件数据表，请点击链接。

• CD4006b 18 位串行输入/串行输出移位寄存器
• CD4031b 64 位串行输入/串行输出移位寄存器
• CD4517b 双 64 位串行输入/串行输出移位寄存器

以下串入/串出移位寄存器为4000系列CMOS （互补金属氧化物半导体）系列零件。

因此，他们将接受 VDD，3 伏至 15 伏的正电源。 VSS 引脚接地。

随 VDD 变化的移位时钟的最大频率为几兆赫兹。

18 位 CD4006b 由两级 4 位和两级 5 位组成，输出抽头为 4 位。

因此，5位级可以用作4位移位寄存器。

要获得一个完整的 18 位移位寄存器，一个移位寄存器的输出必须级联到另一个的输入，依此类推，直到所有级都创建一个如下所示的移位寄存器。

CD4031 64位串入/串出移位寄存器如下图所示。

许多引脚未连接 (nc)。 Q和Q’都可以从第64阶段获得，实际上是Q64和Q’64。

还有一个 Q64 从半个阶段“延迟”了半个时钟周期。一个主要特点是数据选择器，它位于移位寄存器的数据输入端。

“模式控制”在两个输入之间进行选择：数据1和数据2。如果“模式控制”为高，将从“数据2”中选择数据输入到移位寄存器。

在“模式控制”为逻辑低的情况下，选择“数据1”。下面的两幅图显示了这种情况。

上面的“数据 2”连接到移位寄存器的 Q64 输出。 “模式控制”为高电平时，Q64 输出路由回移位器数据输入 D。

数据将再循环 从输出到输入。数据将每 64 个时钟脉冲重复一次，如上所示。

随之而来的问题是，这个数据模式最初是如何进入移位寄存器的？

“模式控制”为低电平时，选择CD4031“数据1”输入到移位器。

输出 Q64 没有再循环，因为较低的数据选择器门禁用 .

禁用我们的意思是逻辑低电平“模式选择”在较低的 NAND 门上两次反相为低电平，以防止其将较低引脚（数据 2）上的任何信号传递到门输出。

因此，它被禁用。

CD4517b 双 64 位移位寄存器如上所示。注意第 16、32 和 48 级的抽头。

这意味着可以从 64 位移位器之一配置这些长度的移位寄存器。

当然，64 位移位器可以级联产生 80 位、96 位、112 位或 128 位移位寄存器。

级联两个移位器时，时钟 CLA 和 CLB 需要并行。 WEB和WEB接地，正常换档操作。

移位寄存器A和B的数据输入分别为DA和DB。

假设我们需要一个 16 位移位寄存器。

这个可以用CD4517b配置吗？来自同一部分的 64 移位寄存器怎么样？

上面我们展示了 A CD4517b 作为 B 部分的 16 位移位寄存器。

B 部分的时钟是 CLB。数据以 CLB 计时。延迟 16 个时钟的数据从 Q16B 中提取。 WEB，写使能，接地。

上面我们还展示了与独立部分 A 的 64 位移位寄存器相同的 CD4517b。

A 部分的时钟是 CLA。数据在 CLA 输入。延迟 64 个时钟脉冲的数据从 Q64A 中提取。 WEA，A 部分的写使能，接地。

相关工作表：

• 移位寄存器工作表