串入串出移位寄存器：基础与实际应用
串行输入、串行输出移位寄存器是数字逻辑设计基石。它们每级延迟一位一个时钟周期，实现精确数据缓冲、串行通信与时钟域跨越。
每级存储单比特，故单级寄存器存 1 位。级联多级可增长寄存器长度——标准器件达 64 位，多器件串联可更长。
下图为单级移位寄存器，驱动数据尚未同步到系统时钟。D 触发器 (D-FF) 数据线 (引脚 D) 保持值直到时钟边沿，之后值出现在输出引脚 Q。
关键点——与下图不同——是 D 引脚数据在时钟上升沿精确传送到 Q。因输入在边沿前后稳定，触发器捕获正确值。
对正边沿触发触发器，输出在时钟跃变后立即跟随输入，如向上箭头所示。
多级移位寄存器中，输入数据可能在时钟边沿附近变化。此情况下，触发器仍采样边沿前瞬间值；边沿处发生变化将被忽略至下一时钟脉冲。
因此，D-FF 作为单时钟周期延迟元件，前提是数据正确同步到时钟。输出波形为输入延迟一个时钟周期的副本。
为说明时序，以德州仪器 (TI) CD4006B 18 位串入串出移位寄存器为例。其数据手册规定 5 V 直流工作，关键参数：
- 建立时间 (tS) = 100 ns
- 保持时间 (tH) = 60 ns
- 传播延迟 (tP) = 200–400 ns (典型/最大)
这些值确保 D 引脚呈现数据在时钟边沿前至少 100 ns 稳定，边沿后保持 60 ns 不变。1 MHz 时钟 (1 µs 周期) 下，建立/保持余量充足。
级联时，每级输出 (Q) 接下级输入 (D)。因传播延迟 (200 ns) 超过保持时间，数据整个跃变期保持有效，保证可靠操作。
同一概念适用于 JK 触发器，Q 接 J、Q′ 接 K 形成等效移位寄存器。
串入串出 (SISO) 移位寄存器有单数据输入、时钟输入、单输出（末级输出）。中间输出通常不暴露，区别于串入并出 (SIPO) 寄存器。
三级 SISO 寄存器下面波形演示三比特如何逐级传播，每级延迟一个时钟周期。
德州仪器串入串出器件
以下 TI 器件阐释上述概念：
这些为 4000 系列 CMOS 器件，正供电 (VDD) 3 V 至 15 V 工作，VSS 接地。典型最大时钟频率视供电电压为几 MHz。
CD4006B 可级联内部 4 位与 5 位级配置为 18 位寄存器。内部抽头提供 4 位输出，适用于需较短移位寄存器的应用。
CD4031B 提供完整 64 位 SISO 移位寄存器。含两额外输出——Q64 和 Q64’——及半级延迟输出（滞后半时钟周期）。模式控制输入在两数据源 (数据 1 或数据 2) 间选择，启用数据循环。
模式控制高时，输出 Q64 反馈回数据输入，形成 64 周期反馈环。可用于实现重复模式或循环缓冲。
CD4517B 提供两独立 64 位移位寄存器（A、B 段）。各段有独立时钟、数据输入、写使能 (WE)。内部抽头在 16、32、48 级，允许灵活重配为 16/32/48 位寄存器。
例如，配置 B 段为 16 位寄存器：将 WEB 接地，CLB 供时钟，从 Q16B 读取延迟输出。A 段同理可同时用作完整 64 位寄存器。
相关工作表
工业技术