基于 PCIe 的高速密码卡 PCB 设计创新研究

互联网技术飞速发展，电子邮件、在线支付、个人通讯大规模应用，信息安全成全球关键研究课题。PKI（公钥基础设施）技术利用公钥理论提供安全服务。PCIe（外设组件互连高速）作为第三代 I/O 总线标准，采用串行数据传输和点对点互连技术，广泛应用于高速设备。数字系统设计中高时钟频率导致信号完整性、电源完整性、串扰等问题，传统 PCB 设计难满足系统稳定性要求。

本文基于 PCIe 高速串行传输优势，提出高速密码卡 PCB 设计方案。

整体设计方案

采用 Altera Cyclone IV GX 系列 FPGA 芯片 EP4CGX50CF23C6N，集成 PCIe IP 硬核模块，实现 4 路高速数据传输密码卡设计。4 类芯片分别实现 SM1、SM2/SM3、SM4、SSF33 算法，具备密码卡初始化、密钥管理、备份恢复、权限管理功能。密码卡通过 PCIe 插槽连接 PC 主板，受 PC 控制。FPGA 内 IP 硬核实现 PCIe，实现 PCIe 核心与 SRAM 缓存及控制模块通信。Nios II 作为控制中心实现密码卡软件功能。额外密码芯片实现各接口模块与密码卡通信。硬件结构见图 1。

高速 PCB 设计

层叠与布局

层叠设计是首要考量，合理层叠能抑制 EMI 辐射，最小化电源/地层瞬态电压，屏蔽信号和电源电磁场。高速数字电路常用多层板和多电源。层叠设计综合考虑：电路时钟频率、制造成本、针脚密度、制造周期、可靠性。多层板层数应为偶数、结构对称，不对称导致板材翘曲。本设计密码卡通过 PCIe 插槽连接 PC，尺寸固定（高约 67mm、长约 174mm），底部配置 PCIe X4 接口引脚。因元件密度高、走线粗，选 6 层，分布：信号层、电源层、信号层、电源层、地层、信号层。含 3 信号层、1 地层、2 电源层，满足信号完整性环境需求。

确定层叠后进行元件分组布局。先按 PCB 尺寸图形编程元件位置，考虑连线、功能分区、美观。再按元件电压等级合理分布，缩短电源线，减少电源噪声干扰、提高电源稳定性。芯片放置注意辅助电路与芯片关系、晶振置于时钟引脚后。高噪声元件远离晶振、靠近驱动元件。各芯片电源信号引脚位置方向按连线调整。因长宽比>2:1 且 PCIe 插槽、安装孔、指示 LED 位置固定，先布局固定元件。因元件与 FPGA 连线多，以 FPGA 为中心布局，有效利用板材上下空间，预留元件间及定位孔空间。

电源设计

高速电路板电源系统设计直接关系系统成败。电源地噪声须降至最低保证可靠性。分层配电方式：电源通过整层金属分布，降低阻抗和噪声、提高可靠性。涉及多电源，采用多电源层设计，消除公共阻抗耦合干扰噪声环。去耦电容解决电源完整性问题，只能放顶/底层，连接导线应短粗。根据芯片材料计算电流确定线宽：W(mm) ≥ L(mm/A) × I(A)。

PCB 多电源从背板获取 1-2 种电源再转换为元件所需电源。转换架构分集中式和分布式。前者独立电源转换所有所需电源，成本高、占板面积大；后者多级转换。本设计采用分布式。密码卡涉及 6 种电源：12V、3.3V、5V、2.5V、1.2V、1.8V。从 PCIe 插槽 3.3V 和 12V 起始：3.3V 经转换芯片产生 5V 和 1.8V 供插件和芯片 3；12V 转 2.5V 供 FPGA 和芯片 4；2.5V 再转 1.2V 供 FPGA 和芯片 2。分布式电源架构见图 2。

过孔设计

高密度多层 PCB 布局中，过孔实现层间信号传递和电气连通。过孔位置设计需谨慎：严禁放在焊盘上，可用一根走线连接，否则致墓碑效应、焊锡不足。过孔焊盘涂阻焊油，距离设 4mil；芯片元件焊接面过孔不得在焊盘中心。过孔位置见图 3。

过孔不得太靠近金手指，插脚侧应有倒角。为插入 PCIe 插槽，插入板两侧边缘可设计 (1~1.5)×45° 倒角。

高速信号走线

走线合理调整分布，最小化连线长度减少串扰。高速数字信号走线时，靠近多电源层的信号层应远离电源参考面，避免信号电流产生回流路径。高速时钟信号频率高，抖动、漂移、变形影响大，要求小信号波干扰，首要考虑时钟分配和走线。主时钟信号线走线尽可能短、直、无过孔、避开电源部分，防止时钟与电源串扰。同一 PCB 多频率时钟时，不同频率时钟线不得平行。同频率多元件用时钟，可用蜘蛛型、树型、支路型分布网络。

高速密码卡中 FPGA 通过板载晶振获取 66.66MHz 时钟，经内部锁相环产生 200MHz 基本时钟供芯片 2、3；经内部分频电路产生 100MHz 供 Nios II 软核和 FPGA 内部硬件电路；16MHz 供芯片 2、3 工作时钟；20MHz 供芯片 1、4。时钟分配见图 4。

PCIe 插槽与 PC 间高速信号传输采用差分对走线，避免信号完整性问题。差分对间一般不放地线，否则破坏耦合效应。差分对走线后，高速信号周围铺铜，空闲区填地提升 EMI 能力。关键保持差分对对称。长度不匹配影响读写准确性、降低传输速率。为保证同周期内数据读取有效性，差分信号延迟差控制在允许范围，走线长度严格一致。采用蛇形走线调整时延。本设计 PC 通过 PCIe 与密码卡通信，差分对收发高速信号，PCB 走线长度差控制在 25mil 内。蛇形走线长度匹配图见图 5。

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