高密度FDR互联交换板设计与实现

高性能计算机互联网络采用高速串行传输，传输率已发展至FDR（Fourteen Data Rate，14Gb/s），为第4代，历经SDR(2.5Gb/s)、DDR(5Gb/s)、QDR(10Gb/s)。承载互联网形成必需的PCB互联交换板与接口卡已进入FDR高速高频领域。FDR信号上升沿剧降至10ps量级，衰减、串扰、反射、电磁干扰等信号完整性问题成为功能实现与可靠运行关键。FDR互联芯片多端口、多通道、多电源域、高功耗，单板常集成多颗芯片提升吞吐率。有限空间内需兼顾器件布局散热、高密布线、板背长距传输、各类信号完整性，同时考量设计周期、制造工艺限制、成本控制，设计实现与仿真验证难度极大。本文基于FDR互联交换板设计案例，从基材选择、叠层设计、布线规则、抗干扰设计提出优化方法，解决FDR高速PCB设计中各类信号完整性问题。

衰减特性与基材选择

FDR高频信号传输线损耗是信号完整性核心问题。信号从发射端经互连通道至接收端，高频衰减远大于低频，接收端波形严重畸变：电压摆幅大幅下降、上升沿劣化。前者限制传输距离，后者导致码间干扰。传输线损耗A = A_cond + A_diel（公式1）。

导体损耗：信号回流路径铜导体串联电阻损耗。高频下集肤效应致电流流经铜导体表面，等效串联电阻随频率上升，导体损耗正比于频率平方根（公式2）。

介质损耗：基材介质产生损耗，主要由材料属性决定，与导体宽度等几何结构无关，正比于频率（公式3）。

公式2显示增大线宽可降低导体损耗，但受引脚间距、层数、阻抗限制，线宽不能无限增大。FDR常用线宽/间距/线宽7mil/7mil/7mil或8mil/10mil/8mil。线宽相同时导体损耗正比线长，与材料无关。降低总损耗只能考虑介质损耗。公式3显示介质损耗正比介质损耗因子，选用小损耗因子材料可降低介质损耗进而降低总损耗。

表1列出三种常用高速板材参数及14Gb/s、线宽8mil、阻抗50Ω下按公式1/2/3计算的损耗值。

14Gb/s、30inch传输长度下，Nelco4000-13SI总损耗约14dB，典型FDR芯片可承受电压摆幅衰减20-25dB，故该材料适用<30inch传输距离FDR互联交换板设计。FR4总衰减约27dB，不适用长距离FDR设计，但短距离FDR接口卡可选FR4降本。Megtron6总衰减最小但成本最高，应用会增加系统架构费用。结论：高频PCB基材是基础，材料选择决定信号传输距离。

布局与叠层设计

PCB设计首考虑板结构与叠层。板形状通常已定，叠层数取决于信号频率、引脚密度、制造成本、周期、可靠性要求。FDR互联交换板高频高密，多层板是减少干扰必要步骤，叠层数确定至关重要。

FDR互联芯片24端口，每端口8 Tx+8 Rx差分通道互耦合工作。FDR互联板用6颗互联芯片+3颗下行芯片，32端口经背板连接器接入。3颗上行芯片通过QSFP光纤接入21端口。上下行芯片间4端口互联（图1）。

FDR芯片BGA封装50mm×50mm，1157引脚，间距1.0mm，Tx/Rx端口P/N引脚按3同心圆分布。理论3信号层可引出所有端口引脚。考虑两因素，2信号层引出一组同心圆引脚：
a. 间距限制下差分线宽/间距/线宽4mil/4mil/4mil，出BGA扩展为8mil/10mil/8mil，差分对间距≥50mil，一对差分占宽2mm，边缘最密48对信号，难以实施。
b. BGA引脚间距1mm，单信号层引出一组同心圆信号，BGA下差分对间距仅14mil远低于要求50mil，最大平行走线长仅20mm，产生串扰。

为规避上述负面因素，采用2信号层引出一组同心圆信号，每层差分信号按50mil间距引出BGA。因此FDR互联板至少需6层引出所有差分信号。考虑连通性、布线量、板面耦合电容空间，采用8内层信号+22层叠层。

串扰分析与降低措施

串扰是高速高密电路设计首要考量。加害线电压电流变化通过互感互容耦合至受害线。沿受害线向发射端传播为近端串扰，向接收端为远端串扰。通常受害线总噪声电压控制<信号电压5%。最佳单加害线串扰预算控制在1%，考虑两侧其他加害线与噪声源。

串扰降低关键点：
a. 扩大加害线与受害线间距、减少平行走线长度。
b. 完整地平面作信号回流路径。经验法则：50Ω带状线间距=3×线宽时近端串扰约0.5%；50Ω微带线间距=3×线宽近端串扰约1%。带状线或全埋入微带线远端串扰近零；微带线远端串扰极性负、幅度较大因感性耦合大于容性耦合。

间隔布线

本设计高速差分线差分阻抗100Ω。Si9000场解算得线宽/间距/线宽8mil/10mil/8mil。线宽越宽衰减越小，10mil间距维持100Ω差分阻抗。此差分线用于BGA芯片区外。为降低串扰，两对差分线间距≥80mil。互联芯片引脚间距1mm，BGA过孔尺寸限制使BGA区内差分线宽/间距/线宽为4mil/4mil/4mil。虽差分阻抗亦100Ω但引出损耗大，需尽快将4mil/4mil/4mil转为8mil/10mil/8mil。BGA区内4mil/4mil/4mil差分线采用间隔布线确保两对差分线间距>50mil（图2）。

差分过孔

设计专用差分过孔用于表层耦合电容连接。差分过孔旁置地过孔提供回流通道。4地过孔效果最佳，板区受限可用2地过孔。另外对差分过孔实施背钻、去内层焊盘等措施减少过孔处阻抗变化，降低串扰与反射。

防止Tx与Rx同层布线

为降低串扰，Tx差分线与Rx差分线分层布线。Tx为差分源端，Rx为接收端。若必须同层，间距>5mm确保安全。

20H规则

高频高速PCB中电源层地层耦合RF能量，产生边缘磁通泄漏，RF能量辐射自由空间。20H规则指板上存在高速电流即有相关电磁场。本设计中所有走线至板边距离≥20×线宽，高速差分过孔至电源层分割线距离≥5mm。

表层布线限制

高频PCB设计考虑微带线与带状线远端串扰较大，禁止高速差分线走表层。本设计受制造工艺限制最多8内层布线。互联芯片端子排布限制使纯内层无法实现板内6芯片间互联差分线连接。

相关资源
• HDI必须知道的知识
• 高密度封装技术历史
• 设计成功HDI PCB的3个关键
• HDI印制电路板优势
• PCBCart全功能PCB制造服务——多项增值选项
• PCBCart高阶PCB组装服务——起订1片