基于双栅隧穿场效应晶体管优化无电容1T DRAM编程技术

摘要

传统一晶体管一电容（1T-1C）DRAM单元中巨大的电容体积和较高的漏电流阻碍进一步微缩。隧穿场效应晶体管（TFET）凭借超低关态漏电和陡峭的亚阈值摆幅，成为极具前景的替代方案。本研究提出一种采用双栅TFET（DG-TFET）的无电容1T DRAM架构。双栅设计分离写入和读取功能，实现卓越性能：保持时间（RT）超过2 s且温度敏感性极低。利用Silvaco-Atlas仿真，我们制定系统性编程优化策略，在保持长保持时间的同时将读-1/读-0电流比最大化至10⁷，从而降低刷新率和动态功耗。

背景

动态随机存取存储器（DRAM）已成为移动和计算系统的核心组件[1-3]。然而，随着器件几何尺寸缩小，传统1T-1C DRAM单元中的电容占据大量器件面积，阻碍进一步微缩。一种有前景的替代方案是依赖浮栅晶体管的无电容1T DRAM。该方法可实现更高密度封装[4]，但因读出时电荷传输依赖热发射，导致读电流温度依赖性强，亚阈值摆幅超60 mV/dec且漏电增加[5-9]。

TFETs通过带间隧穿（BTBT）导电，提供亚60 mV/dec SS、超低关态漏电和弱温度依赖性[10-14]。其高I_on/I_off比使其成为DRAM单元核心晶体管的吸引人选择[15]。双栅TFET（DG-TFET）DRAM已被提出，写入操作通过栅极2漏侧BTBT存储电荷，读出操作通过栅极1源侧BTBT提取电流[16-18]。尽管先前研究展示了>64 ms保持时间和降低的温度敏感性，但因非理想编程条件，读-1/读-0电流比仍未达最优。

因此，我们基于Silvaco-Atlas仿真，为DG-TFET DRAM提出详细的编程优化指南，确定写入、保持和读出阶段的最优偏置条件。优化条件产生10⁷的读-1/读-0电流比和超过2 s的保持时间，同时显著降低读-0电流和整体功耗。

方法

研究的DG-TFET结构见图1。源极（P⁺）和漏极（N⁺）掺杂浓度为1×10²⁰ cm⁻³。本征沟道分为栅极1（N⁺多晶硅）和栅极2（P⁺多晶硅），中间间隔50 nm。栅极2形成深物理阱存储空穴，栅极1确保低空穴浓度的欠重叠区以利读出。器件参数：体硅厚度20 nm；栅极1长度400 nm；栅极2长度200 nm；栅极氧化层厚度3 nm。

仿真采用Silvaco-Atlas，含非局域BTBT模型[19]和经实验数据校准的参数[20]。亦包含肖克利-里德-霍尔复合、费米统计和场依赖迁移率。电子和空穴寿命设为100 ns，默认温度300 K。

结果与讨论

写入操作

写-1操作时，栅极2施加负偏压抬高沟道能带，缩窄沟道与漏极间BTBT势垒，促进电子隧穿至漏极，完全耗尽栅极2下沟道并留下捕获生成空穴的深势阱。后续写-0操作在栅极2施加正偏压，使存储空穴在漏侧复合。最优负偏压幅度为写-1时-1.3 V、写-0时+1.3 V，更高绝对电压使BTBT饱和，不再改善空穴累积。

保持操作

写入后，单元在栅极2施加小负偏压（-0.2 V）保持，以加深势阱并抑制保持-1期间空穴复合。保持-0时若施加负偏压会无意降低漏极附近隧穿势垒，加速复合并降低0态。因此-0.2 V是两态的最优保持偏压。

读出操作

读出施加1 V漏极偏压。栅极1固定+1 V最大化源极BTBT，增强读-1电流。栅极2调至+0.8 V：该电压在读-0时保持栅极2下沟道充分耗尽，抑制电子流向漏极从而降低读-0电流，同时仍允许读-1时高效隧穿。由此读-1/读-0电流比达10⁷。

瞬态响应

采用优化偏压（写-1：-1.3 V，写-0：+1.3 V，保持：-0.2 V，读-1：栅极1=+1 V，栅极2=+0.8 V），瞬态仿真（写/保持/读：50 ns/100 ns/50 ns）显示读-1/读-0电流比10⁷（图9a）。即使保持10 s后，比值仍>10（图9b）。保持时间超2 s，超过早期报道，且读-0电流显著低于前人研究，转化为动态功耗降低。

结论

我们建立了双栅TFET无电容1T DRAM的全面编程优化协议，经Silvaco-Atlas仿真验证。优化偏压方案——写-1：-1.3 V，写-0：+1.3 V，保持：-0.2 V，读-1：栅极1=+1 V，栅极2=+0.8 V——实现10⁷读-1/读-0电流比和>2 s保持时间。超低读-0电流大幅削减功耗和刷新开销，确立DG-TFET DRAM作为下一代低功耗、高密度存储器的有力候选者。

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