优化双栅隧穿场效应晶体管DRAM的间隙层工程：增强保持时间与降低静态功耗

摘要

双栅隧穿场效应晶体管 (DGTFET) DRAM 提供无电容设计和显著的长保持时间。使用 Silvaco-Atlas 仿真器，我们系统优化了间隙层介质堆栈以抑制读零泄漏并延长保持窗口。仿真结果揭示：源极侧低介电常数 (low-k) 间隙层、漏极侧高介电常数 (high-k) 间隙层的组合实现最佳权衡，实现亚皮安培读零电流 (1×10⁻¹⁴ A/µm) 和 10 秒保持时间。该构型降低静态功耗和刷新开销，同时实现 10⁷ 读一/读零电流比。可扩展性分析指出了剩余瓶颈并勾勒未来改进方向。

研究背景

随着器件尺寸缩小，传统 1T-1C DRAM 因电容无法缩减至一定极限而难以继续缩放 [1–3]。存储业界因此探索新材料和器件架构以提升密度 [4,5]。一种有前景的方法是无电容结构的 1T DRAM，最早见于 1990 年代初 [6,7]。该架构中，逻辑 "1" 通过四种机制之一存储：冲击电离 [8]、双极结型晶体管 [9]、带间隧穿 (BTBT) [10] 或栅极隧穿 [11]。基于 BTBT 的隧穿场效应晶体管 (TFET) 被视为 MOSFET 潜在替代品，因其提供高开关比和超低关态电流 [12–14]。这些特性对 DRAM 特别有利，低关态泄漏转化为极小读零电流和降低的静态功耗。多个团队研究了基于 TFET 的 DRAM [15–20]，演示了低读零电流和长保持时间。其中，双栅 TFET (DGTFET) DRAM 脱颖而出 [19,20]。DGTFET DRAM 中写和读操作均依赖 BTBT。实验报道读零电流低至 1 nA/µm——远低于传统 1T-1C DRAM——保持时间达 2 s，远超计算系统典型 64 ms 刷新间隔 [21]。即使在 85 °C 下保持时间仍超 300 ms，显示恶劣条件下的鲁棒性。无电容设计进一步提升堆叠密度，使 DGTFET DRAM 成为下一代存储的有力候选。尽管有这些优势，报告的保持时间和读零电流尚未最优，因 DGTFET 几何结构未完全优化。本工作聚焦间隙层工程——三个间隙层 (源极、栅极间隙、漏极) 的介质材料选择——以提升 DGTFET 性能。间隙层靠近隧穿结，对 BTBT 有强影响 [22,23]。通过系统研究低-k (SiO₂) 与高-k (HfO₂) 介质在各间隙层的影响，我们提出优化构型，大幅降低读零泄漏并延长保持时间。

器件结构与仿真方法

DGTFET 采用 P-I-N 构型，如图 1a 所示。源极和漏极为重掺杂 P⁺ (10²⁰/cm³) 和 N⁺ (10²⁰/cm³) 区。本征沟道分为两个栅极段：Gate1 为 N⁺ 多晶硅，Gate2 为 P⁺ 多晶硅，中间由窄间隙隔开。P⁺ Gate2 形成深电荷储存阱，N⁺ Gate1 控制读取时的隧穿。源极和漏极间隙层 (S_Spacer, D_Spacer) 及栅极间隙间隙层 (G_Spacer) 默认为 SiO₂。器件尺寸：硅膜厚度 T_si = 20 nm，Gate1 长度 L_g1 = 400 nm，Gate2 长度 L_g2 = 200 nm，栅极间隙长度 L_gap = 50 nm，栅极氧化层厚度 T_oxide = 3 nm (HfO₂)。仿真在 Silvaco-Atlas 中进行，使用考虑空间能带边缘变化和载流子生成/复合的非局域 BTBT 模型 [24]。模型参数针对 SOI TFET 实验数据 [25] 校准，得出电子和空穴有效质量分别为 0.22 m₀ 和 0.52 m₀。重掺杂要求带隙收窄、费米-狄拉克统计、肖克利-里德-霍尔复合和掺杂/温度依赖迁移率模型。载流子寿命——对保持时间关键——设为 100 ns，参考文献 1 µs 至 10 ns 范围 [26–28]。采用 Scharfetter 和 Schenk 模型捕捉掺杂和温度对寿命的依赖。

结果与讨论

工作机制

DGTFET DRAM 的写和读操作由漏极侧 (写) 和源极侧 (读) 结的 BTBT 控制。图 2 展示了这些操作期间的能带图。写 "1" 时，Gate2 施加负偏压降低其下沟道能带，在漏极侧形成薄势垒，允许电子向漏极隧穿，空穴在深势阱 (~1.2 V) 累积。反之，写 "0" 时 Gate2 正偏压将空穴从阱中驱出，恢复关态。读 "1" (图 2b) 显示 Gate1 和 Gate2 间有沟道势垒但沟道底部无势垒，使电子从 Gate1 前侧倾斜传导至 Gate2 后侧。读 "0" (图 2c) 显示明显沟道势垒阻挡电子，抑制泄漏。图 2d 插图确认读 "0" 时电子无法跨越此势垒。最佳编程条件至关重要：更负的 Gate2 偏压增强写 "1" 时饱和 BTBT；保持时的小负偏压维持空穴群体；读取时更高 Gate1 偏压增强读 "1" BTBT 但增加读 "0" 泄漏。表 1 列出偏压值，图 3b 展示 50 ns 写/读和 100 ns 保持的瞬态电流，电流比 I₁/I₀ ≈ 10⁴，符合前人报道 [17,19,20]。

间隙层介质的影响

DGTFET DRAM 中每个间隙层可用低-k SiO₂ 或高-k HfO₂ 制造，共八种介质组合。表 2 总结了各构型的读一电流 (I₁)、读零电流 (I₀) 和 I₁/I₀ 比，以及 2 s 保持时间的保持情况。记法 "S" 和 "H" 分别代表 SiO₂ 和 HfO₂，三字母代码按 S_Spacer、G_Spacer、D_Spacer 顺序列出。数据显示源极间隙层主导 I₁：源极用 SiO₂ 使 I₁ 比 HfO₂ 提升两个数量级。漏极间隙层主控 I₀：漏极用 HfO₂ 将读零泄漏抑制至 ~10⁻¹⁴ A/µm。因此，源极低-k、漏极高-k 为最优构型，而当两者固定时栅极间隙层影响可忽略。

源极间隙层的影响

对比 H/S/S 和 S/S/S (图 4) 显示源极用 SiO₂ 使读一电流增 ~100 倍。图 5 说明源极用 HfO₂ 延伸源极结表面耗尽区，拓宽隧穿势垒。因此隧穿距离 (图 6a) 在 H/S/S 中更大，边缘电场 (图 6b) 更高，降低峰值电场并抑制 BTBT。BTBT 对电场的指数依赖解释了 S/S/S 的 I₁ 显著更高。因此，低-k 源极间隙层对最大化读一电流至关重要。

漏极间隙层的影响

固定 S_Spacer 和 G_Spacer 为 SiO₂，将 D_Spacer 从 SiO₂ 改为 HfO₂ (图 7) 显著改变写、保持和读电流。高-k 漏极间隙层在写 "1" 时加深势阱，增强 BTBT 驱动并增加 I₁。保持 "0" 时高-k 间隙层抑制漏极 BTBT，减少复合诱导的保持零电流。读 "0" 时 I₀ 差异主要源于复合：SiO₂ 漏极间隙层允许保持 "0" 时更多空穴累积，提高复合率从而增加读零泄漏 (图 9)。因此，高-k 漏极间隙层对最小化读零泄漏至关重要。

保持时间

保持时间受保持期间空穴复合限制。表 2 显示即使 2 s 后，最优间隙层 (S/S/H 或 S/H/H) 仍维持 I₁/I₀ > 10⁴。我们定义保持时间 (RT) 为 I₁/I₀ 保持在 10³ 以上的最长保持时长。图 10 显示优化间隙层产生 10 s RT，远超常规 64 ms 刷新间隔。相比早期研究 [17–20]，优化 DGTFET DRAM 实现读零电流降低两个数量级和保持时间延长十倍，确证其适合低功耗、高密度存储。

可扩展性

通过缩减 L_g1、L_g2 和 L_gap 同时保持 RT > 2 s 评估可扩展性。表 4 列出 S/S/H 构型在各尺寸下的性能。L_g1 缩减至 200 nm 以下严重降低 I₁，因对 n 型势垒的栅极控制减弱；更短 L_g2 缩窄 Gate1-Gate2 势垒并增加 I₀。L_gap 对 I₁ 影响微小，但缩减至 20 nm 以下略微抬高 I₀。因此最小可行尺寸为 L_g1 = 200 nm、L_g2 = 150 nm、L_gap = 20 nm，仍超 20 nm/18 nm 节点 1T-1C DRAM。尽管如此，无电容、低功耗、长保持的优势使 DGTFET DRAM 成为极具吸引力的前进路径。未来工作将瞄准 DGTFET DRAM 亚 100 nm 缩放。

结论

我们证明了间隙层工程深刻影响 DGTFET DRAM 性能。源极低-k 间隙层扩展表面耗尽区，提升读一电流；漏极高-k 间隙层通过加深势阱和限制保持期 BTBT 抑制读零泄漏。优化介质堆栈实现亚皮安培读零电流和 10 秒保持时间，超越前人 TFET DRAM 并给出 10⁷ 读取比。可扩展性分析指示最小可行尺寸仍大于最先进 1T-1C DRAM，但无电容、低功耗、长保持优势使 DGTFET DRAM 成为引人注目的前进方向。未来工作将聚焦亚 100 nm 缩放及高密度存储阵列集成。