优化PCB布局提升电子设备EMC性能

PCB中的地

共模干扰对PCB内部信号的影响

PCB内部印制线相对于参考地板存在寄生参数。功能信号在PCB内传输时，电路中同一网络同一等电位节点不再等电位。PCB内电流i从源端出发，经一系列载体回到信号源，形成信号。i倾向流经低阻抗路径，故随阻抗稳定性保持不变。

图1展示共模干扰在PCB内转化为差模干扰过程。i_d指PCB内差模电流，i_com指共模电流，或从外部经参考地板流入PCB，或从PCB内部经参考地板返回内部。高频i_com有两条路径：一从点A经GND起始至点B；二从点A经端口S₁通过电容C进入PCB内至点B。地阻抗Z_AB导致Δu_AB产生，正常信号传至IC₂时发生畸变，共模干扰转化为差模干扰，按u₂=u₁-Δu_AB影响正常信号。

因此，一旦i_com通过I/O端口或空间辐射进入PCB内部，PCB信号线上差模滤波电容只能将干扰旁路至GND。此结果前提是GND被视为信号回流低阻抗，电流总流向低阻抗方向。

EMC设计实施关键：PCB地阻抗

高频信号产生EMC原因在于信号参考电平GND无法维持低阻抗特性。参考电平阻抗Z_GND随增加，信号传输质量下降。解决高频干扰EMC设计常用滤波、接地、屏蔽，均紧密关联"地"。

滤波可视为对地电容，两种结构：X电容接信号参考地；Y电容或PCB内不同地连接使信号连接金属外壳。屏蔽可视为PCB地向空间扩展。滤波或屏蔽目的是让高频共模干扰走低阻抗旁路，避免流入正常工作信号。同样，这些方法除非地有低阻抗否则无效。

图2展示地阻抗对电路滤波影响。i_com按IC₁→IC₂→IC₁序流动，流至点P时分流入IC₁和C₁支路流经A至B。若A、B间阻抗Z_AB远小于P至IC₁阻抗，i_com从P流向A，IC₁滤波实现。i_com流至B时分支为B→C和B→Q。若PCB布局失控，B、C间阻抗Z_BC远大于Z_C2+Z_Q。Z_Q指Q至IC₂阻抗。i_com经C₂反向流回IC₂输入端，原本仅用于IC₂电容变为信号入侵干扰源。

为使参考电平低阻抗，通常设计为平面。工程领域普遍认为长宽比<5的导体可视为低阻抗。印制线阻抗不由长度或粗细决定。传统PCB设计原则大力推荐模拟电路单点接地，数字电路多点接地和数字模块混合接地原则不再适用于解决EMC问题。

因所有信号回流必须确保拥有完整低阻抗地，4层或多层板配完整地平面可满足要求，低成本单层板不能。必须用双层板时，应为PCB内信号设计相对完整地平面。实际应用中，PCB地阻抗受形状、信号线过孔、裂缝、开槽影响。图3a、3b分别展示不良与优秀低阻抗地平面设计。

图中所有元件在PCB正面，地平面在背面。芯片通过正面印制线ab连接，cd为背面印制线。高频共模干扰压力下，cd形成开槽导致印制线回流Z_GND增加。Z_GND信号传输中波动，导致信号质量低劣。因此PCB布局设计中可反复通过过孔交换cd间印制线层，降低Z_GND。此外，将两个敏感信号IC_S布局在一起，使GND局部成为相对完整地平面，确保信号传输不受干扰。注意过孔不可过密，否则导致地平面裂缝，同样引起Z_GND升高。

PCB叠层设计

EMC设计最适合4层PCB。EMS视角：金属外壳或局部敏感电路金属屏蔽可解决干扰。EMI视角：有时4层板无法满足辐射发射限制，需增加层数，因多层板能使高du/dt、di/dt信号传输中回路面积更小，为高速信号提供低阻抗回流。

PCB叠层设计基本原则：高速信号层与电源层相邻地平面。图4展示4层和6层板叠层设计。图4a中S₁指高速信号层；图4b、4c、4d为三种常见6层PCB设计。

三种6层设计中，设计b最差，S₂层应为高速信号层。设计c、d中S₂为高速信号层。设计c最优，因每信号层紧邻地平面确保最短回流路径，S₂和P层被GND₁和GND₂屏蔽。相比设计c，设计d中S₃远离GND层，P仅能达单面效应而非设计c双面效应。

PCB等效天线

天线基本功能：辐射/接收无线电波。辐射时高频电流转电磁波；接收时电磁波转高频电流。EMC领域辐射主要指远场辐射。天线形成两基本条件：射频信号源和连接射频源的一定长度导体。工程领域认为导体长度符合l=λ/20时产生天线效应。当l=(λ/4)n时天线效应最大，n为自然数。

PCB内信号传输时，内部回路等效回路天线。回路面积越大，天线效应越强。严格PCB回路控制可有效阻止差模干扰，工程可行。但增加印制线长度会导致明显杆天线效应，布局中应尽量缩短互连信号线长度。

PCB内高du/dt信号回流路径出现较高Z_GND时，共模驱动源u_com随i_com流经Z_GND产生，连同连接印制线或I/O线缆可向外辐射。

PCB尺寸较小时，内部印制线因长度限制无法满足天线辐射要求。此时I/O线缆可视为印制线延伸，满足辐射要求。即使无直接连接I/O线，也应阻止I/O线缆间串扰耦合。

PCB内部串扰及对策

PCB印制线与参考地耦合

EMC主要讨论高频共模信号，分布参数在PCB内外不可避免。PCB与参考地间存在容性耦合，分布电容由板电容和最小空间内自然电容组成。板电容正比PCB尺寸、反比PCB与地距离。最小空间自然电容正比PCB内印制线等效直径。因此无论PCB放置何处（甚至无限远离地），内部印制线与地间分布电容始终存在。较完整GND平面对参考地板分布电容约10pF，内部印制线对参考地板分布电容约0.001-0.1pF或更低。PCB中心印制线分布电容远低于边缘印制线。

PCB内部耦合

a. PCB内部耦合理论及其对信号影响

PCB内部耦合含容性耦合和感性耦合，理论如图5。

图中AB、CD为间距小平行印制线。Z₀为信号线1载体，Z₁、Z₂为信号线2载体。图5a：AB印制线峰值电压u、上升时间Δt、角频率ω时，Z₂电压u_v=[Z₁Z₂/(Z₁+Z₂)]cΔu/Δt。虽c极低，但Δu/Δt可极高，乘积不可避免。图5b：AB峰值电流I_c、上升时间Δt、角频率ω时，两印制线互感m在CD感应电压u_v=mωi_c。虽m极小，但信号频率可升高，乘积不可避免。

结果：容性耦合和感性耦合均与两印制线分布参数c、m相关。布局中可通过增加平行线间距降低c、m值。实际电路中容性耦合占数字电路主导；PCB平面不平或有开槽/裂缝时，感性串扰影响大于容性。但PCB面积受限时，单纯增大平行线间距无法解决串扰。为维持相邻平行线最小分布参数，应在投影区域设置完整平面设计，最好顶底均有地层。

b. 屏蔽地线降低串扰影响

串扰程度由信号频率、上升沿时间、信号线间距、驱动/接收端电气特性、PCB层数等决定。设置完整地平面在印制线下、信号间添加屏蔽地线可降低串扰。

PCB布局两方面有助阻止串扰：一、阻止敏感内部/外部电路串扰；二、阻止内部/噪声电路与其他信号串扰。实际PCB布局中，应同层或层间详细测试检测串扰风险。

布局过程中，同属性信号线应遵循同时同向密集布线。若PCB空间限制导致滤波元件无法同线放置，易激发信号间串扰。此情况如图6所示。

c. 屏蔽地线对边缘效应影响

高敏感信号线或高du/dt、di/dt信号线沿PCB边缘布局时，比中心布局面临更大EMC风险。边缘信号线更易因较大寄生电容接收高频干扰或外部辐射。

设计文件受PCB面积限制难按20H原则布局。可用"包线"减少干扰和外部辐射。包线无需满足特定厚度形状要求。通常信号线过靠近PCB边缘铺铜时，可添加7-10mil地线作屏蔽。

d. 数模电路相互干扰

PCB同时含高速数字电路和低电平模拟信号时，糟糕布局常导致数字噪声串扰模拟信号。数模相互干扰原因：一、寄生电容/电感引起串扰噪声；二、电源纹波与数字芯片电源去耦不良导致电源噪声；三、地阻抗与系统地位置引起噪声。噪声问题应按电源、信号、地顺序处理。

参考资源：
• EMI/EMC自动化工具最全面介绍
• 确保PCB EMC设计首次成功
• PCB分区设计规则提升EMC
• 射频电路与电磁兼容PCB设计
• 笔记本PCB EMC三大设计考量
• PCBCart全功能PCB制造服务 - 多种增值选项
• PCBCart高阶PCB组装服务 - 单片起订